Vereinigte Staaten
Temple Health
Astera Labs
Principal Digital Design Engineer
Vereinigte Staaten
San Jose, California, United States
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Über die Stelle
Astera Labs (NASDAQ: ALAB) bietet Rack-Scale-KI-Infrastruktur durch speziell entwickelte Konnektivitätslösungen. Durch die Zusammenarbeit mit Hyperscalern und Ökosystempartnern ermöglicht Astera Labs Organisationen, das volle Potenzial moderner KI auszuschöpfen. Die Intelligent Connectivity Platform von Astera Labs integriert CXL®, Ethernet, NVLink, PCIe® und UALink™-Halbleitertechnologien mit der COSMOS-Software-Suite des Unternehmens, um diverse Komponenten zu kohäsiven, flexiblen Systemen zu vereinen, die eine durchgängige Scale-up- und Scale-out-Konnektivität bieten. Das Geschäft mit kundenspezifischen Konnektivitätslösungen ergänzt das standardbasierte Portfolio und ermöglicht es Kunden, maßgeschneiderte Architekturen bereitzustellen, um ihre spezifischen Infrastrukturanforderungen zu erfüllen. Erfahren Sie mehr unter asteralabs.com.
Über die Rolle
Treten Sie Astera Labs als Principal Digital Design Engineer bei, um digitale Designs der nächsten Generation für Hochleistungs-KI-Konnektivitätslösungen zu entwerfen und zu implementieren. Sie werden komplexe Blöcke von der Mikroarchitektur bis zum Silicon Bring-up verantworten, die RTL-Implementierung vorantreiben und mit Verifikations-, Physical Design- und DFT-Teams zusammenarbeiten, um produktionsreifes Silicon zu liefern, das PCIe Gen 6/7, CXL, UALink, UCI, Ethernet und DDR4/DDR5 Protokolle unterstützt.
Diese Rolle bietet die Möglichkeit, an Spitzen-Technologie an der vordersten Front der KI-Infrastruktur zu arbeiten und die Verantwortung für kritische Design-Herausforderungen in einem schnelllebigen, kollaborativen Umfeld zu übernehmen, in dem Ihre Beiträge direkt Produkte beeinflussen, die von den weltweit führenden Hyperscalern eingesetzt werden.
Hauptverantwortlichkeiten
Design-Verantwortung & Ausführung
- Entwickeln und Implementieren komplexer digitaler Blöcke und Subsysteme durch Definition der Mikroarchitektur und Vorantreiben der RTL-Implementierung mit einem außergewöhnlichen Kompromiss zwischen Leistung, Energieverbrauch und Fläche unter Verwendung von Siliziumtechnologien besser als 7nm.
- Leiten von Bemühungen zur Erreichung von Timing Closure und Implementieren von Design-for-Test (DFT)-Funktionen für optimale Design-Performance
- Vorantreiben von Designs zur Produktion, Sicherstellung der Rechenschaftspflicht für Qualität, Zeitplan und den Gesamterfolg des Designs
Verifikation & Integration
- Zusammenarbeit mit Verifikationsteams zur Entwicklung von Testplänen, Erreichung von Coverage Closure und Debugging komplexer Probleme
- Verantwortung für die Integration von Drittanbieter-IP und Block-Level-Verifikation bis zum Sign-off
- Enge Zusammenarbeit mit Post-Silicon-Teams zur Erleichterung des Silicon Bring-up und Debugging
Technische Führung
- Mentoring von Junior-Ingenieuren zur Entwicklung ihrer technischen Fähigkeiten und Expertise
- Aktive Beteiligung an der Entwicklung und Verbesserung von Silicon-Entwicklungsprozessen
- Vorantreiben von Verbesserungen der Designmethodik und CAD-Automatisierungsinitiativen
Grundlegende Qualifikationen
- Bachelor-Abschluss in Elektrotechnik oder gleichwertig
- 10+ Jahre praktische Erfahrung in der Entwicklung komplexer SoC/Silicon-Produkte in den Märkten Server, Storage und/oder Networking
- Expertise in der Architekturdefinition, Mikroarchitekturentwicklung, RTL-Codierung, funktionalen Simulation und Synthese
- Starkes Verständnis von Timing Closure, Gate-Level-Simulation (GLS) und DFT-Implementierung
- Tiefgreifende Expertise in mindestens einem Hochgeschwindigkeitsprotokoll: PCIe, CXL, Ethernet, DDR oder ähnlich
- Produktionserfahrung mit fortschrittlichen CMOS-Knoten (≤7nm)
- Kenntnisse der digitalen Design-Flows von Cadence und/oder Synopsys
Bevorzugte Qualifikationen
- Master-Abschluss in Elektrotechnik oder verwandtem Bereich
- Nachgewiesene Erfolgsbilanz bei der Auslieferung mehrerer Hochleistungsdesigns zur Produktion in Rechenzentrumsumgebungen
- Praktische Zusammenarbeit mit Embedded-Firmware-Teams; Verständnis der Herausforderungen bei der Firmware-Entwicklung
- Vertrautheit mit Standard-Embedded-Prozessorsubsystemen (RISC-V, Arm, etc.)
- Nachgewiesene Beiträge zur Designmethodik, CAD-Automatisierung oder Design-Infrastruktur
Gehaltsspanne beträgt $185,000 bis $230,000 je nach Erfahrung, Niveau und Geschäftsanforderungen. Diese Rolle kann Anspruch auf einen diskretionären Bonus, Anreize und Leistungen haben.
Wir wissen, dass Kreativität und Innovation häufiger entstehen, wenn Teams vielfältige Ideen, Hintergründe und Erfahrungen einbringen. Wir ermutigen aktiv alle mit relevanter Erfahrung zur Bewerbung, einschließlich People of Color, LGBTQ+ und nicht-binärer Personen, Veteranen, Eltern und Menschen mit Behinderungen.
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