Kanada
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Astera Labs
Technical Lead Physical Design Engineer
Kanada
Toronto, Ontario, Canada
Python
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Über die Stelle
Astera Labs (NASDAQ: ALAB) bietet Rack-Scale-KI-Infrastruktur durch speziell entwickelte Konnektivitätslösungen. Durch die Zusammenarbeit mit Hyperscalern und Ökosystempartnern ermöglicht Astera Labs Organisationen, das volle Potenzial moderner KI auszuschöpfen. Die Intelligent Connectivity Platform von Astera Labs integriert CXL®, Ethernet, NVLink, PCIe® und UALink™-Halbleitertechnologien mit der COSMOS-Software-Suite des Unternehmens, um diverse Komponenten zu kohäsiven, flexiblen Systemen zu vereinen, die eine durchgängige Scale-up- und Scale-out-Konnektivität liefern. Das Geschäft mit kundenspezifischen Konnektivitätslösungen des Unternehmens ergänzt sein standardbasierte Portfolio und ermöglicht es Kunden, maßgeschneiderte Architekturen bereitzustellen, um ihre einzigartigen Infrastrukturanforderungen zu erfüllen. Erfahren Sie mehr unter asteralabs.com.
Als Technical Lead Physical Design Engineer bei Astera Labs spielen Sie eine entscheidende Rolle bei der Planung, Koordination und Ausführung zur Unterstützung des Designs des Portfolios von Konnektivitäts-ASICs von Astera Labs, die in den weltweit führenden Cloud-Service-Providern, Server- und Netzwerkausrüstern eingesetzt werden. Diese Rolle erfordert die End-to-End-STA-Verantwortung über alle Designphasen hinweg, tiefgreifende technische Expertise und eine enge Zusammenarbeit mit den RTL-, Physical Design- und Verifikationsteams, um eine robuste Timing-Konvergenz des gesamten Chips sicherzustellen. Diese Position ist vollständig vor Ort und persönlich zu besetzen.
Hauptverantwortlichkeiten
- Treiber der Timing-Schließung von RTL bis zum Sign-off, um robustes Timing über komplexe SoCs hinweg sicherzustellen.
- Entwicklung und Validierung von SDC-Constraints, einschließlich MMMC-Setup, um eine genaue und effiziente STA-Analyse zu ermöglichen.
- Definition und Verwaltung von I/O-Timing-Budgets über hierarchische Designs hinweg.
- Anwendung fortschrittlicher Sign-off-Methoden bei TSMC 7nm und darunter, einschließlich OCV/AOCV und PVT-Effekten.
- Nutzung von ETM-Bibliotheken für hierarchische Timing-Analysen und Korrelationen, wobei Laufzeit und Genauigkeit ausgeglichen werden.
- Bereitstellung von umsetzbarem Timing-Feedback auf Block- und Full-Chip-Ebene, einschließlich Ursachenanalyse und ECO-Leitlinien.
- Verwaltung von groß angelegten Multi-Corner/Multi-Mode-STA-Läufen mit Automatisierung, Partitionierung und effizienter Ressourcennutzung.
- Generierung und Validierung von Timing-ECOs in Partnerschaft mit den Physical Design- und RTL-Teams zur schnellen Schließung.
- Enge Zusammenarbeit mit den Design-, Implementierungs- und Verifikationsteams zur Förderung der Timing-Konvergenz, Bereitstellung von Expertise und Anleitung auf Sign-off-Niveau.
Grundlegende Qualifikationen
- Bachelor-Abschluss in Elektrotechnik oder Informatik erforderlich; Master-Abschluss bevorzugt.
- ≥5 Jahre Erfahrung in Timing-Analyse und Sign-off für komplexe SoCs in Server-, Storage- oder Netzwerkanwendungen.
- Expertise in Timing-Constraints, STA-Methodik und Timing-Schließung auf Block- und Full-Chip-Ebene.
- Starke Kenntnisse von Synthese-, Platzierungs- und Routing-, Extraktions- und Äquivalenzprüfungs-Flows in fortschrittlichen Knoten (7nm oder darunter).
- Kenntnisse der Cadence und/oder Synopsys Physical Design/STA-Toolchains.
- Starke Skripting-Fähigkeiten (Tcl, Python, Perl).
- Fähigkeit, selbstständig mit starker Priorisierung und einer professionellen, kundenorientierten Denkweise zu arbeiten.
Bevorzugte Erfahrung
- Vertrautheit mit Timing-Herausforderungen von High-Speed-SERDES und Ethernet-PHYs.
- Kenntnisse von ECO-Methoden, DFT-Tools und Testabdeckungsanalysen.
- Erfahrung in der Zusammenarbeit mit IP-Anbietern für die Integration von RTL und Hard-Makros.
- Vertrautheit mit SystemVerilog/Verilog.
Die Gehaltsspanne für die Basisvergütung beträgt $140,000 CAD – $180,000.00 CAD. Ihr Basisgehalt wird basierend auf Ihrem Standort, Ihrer Erfahrung und der Bezahlung von Mitarbeitern in ähnlichen Positionen festgelegt.
Wir wissen, dass Kreativität und Innovation häufiger entstehen, wenn Teams vielfältige Ideen, Hintergründe und Erfahrungen einbringen. Wir ermutigen daher aktiv alle Personen mit relevanter Erfahrung, sich zu bewerben, einschließlich People of Color, LGBTQ+ und nicht-binärer Personen, Veteranen, Eltern und Menschen mit Behinderungen.
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