Principal AI Forward Deployment Engineer

Vereinigte Staaten

Cary, North Carolina, United States · Oregon, United States

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Zusammenfassung der Rolle

BEI CADENCE STELLEN WIR FÜHRER UND INNOVATOREN EIN UND ENTWICKELN SIE, DIE DIE WELT DER TECHNOLOGIE PRÄGEN WOLLEN.

Cadence stellt einen Principal AI Forward Deployment Engineer ein, der strategische Halbleiterkunden betreut und die KI- und Agentenlösungen von Cadence in deren End-to-End-Siliziumdesign-Flows operationalisiert. Dies ist eine leitende, kundenorientierte Applied-AI-Rolle für einen erfahrenen Chip-Design-Praktiker, der front-end, Physical-Design- und Methodik-Workflows in konkrete, messbare Produktivitätssteigerungen umwandeln kann, die durch führende LLMs und Cadence AI-Tools ermöglicht werden. Sie werden der vertrauenswürdige technische Leiter beim Kunden sein, der 'KI für Chipdesign' von einem Versprechen auf dem Papier in eine eingesetzte, übernommene und ROI-positive Realität verwandelt.

Warum diese Rolle existiert

Kunden setzen mit Hochdruck LLMs und agentische KI für RTL, Verifikation, Implementierung und Signoff ein – aber sie brauchen einen Partner, der *sowohl* ihre Tape-out-Flows als auch den Umgang mit modernen KI-Systemen tiefgreifend versteht.

Diese Rolle verantwortet die letzte Meile: Cadence KI-Produkte (AgentStack, BU Super-Agents, Cadence.AI / JEDAI-Plattform, Cerebrus, Verisium, Allegro X AI usw.) so einzusetzen, dass sie innerhalb der tatsächlichen Methodik, PDKs, des Compute-Fabric und der Sicherheitsgrenzen des Kunden funktionieren.

Erfolg hier beschleunigt direkt Kunden-Tape-outs, erweitert die Reichweite von Cadence AI und speist Produkt-Roadmaps mit realen Signalen.

WIR TUN ARBEIT, DIE WICHTIG IST. HELFEN SIE UNS, DAS ZU LÖSEN, WAS ANDERE NICHT KÖNNEN.

Was Sie tun werden

Kunden-eingebettete Bereitstellung. Leitung der End-to-End-Bereitstellung von Cadence KI / LLM-gestützten Lösungen in die Chipdesign-Flows des Kunden – vom RTL-Design und der Verifikation über Synthese, Place-and-Route, Timing, Power, Signoff bis hin zum Packaging.

Angewandte KI für Chipdesign. Architektur und Abstimmung von agentischen Workflows, Prompt-Strategien, RAG-Pipelines und Tool-Calling-Mustern auf Basis führender LLMs (Claude, GPT, Gemini, Llama, Qwen usw.), um reale EDA-Aufgaben zu automatisieren – Debug-Triage, Constraint-Erstellung, ECO-Schleifen, PD-Rezept-Tuning, Methodik-Fragen und -Antworten, Log-/Berichts-Zusammenfassungen und Copiloten für Design-Reviews.

Methodik- & Flow-Integration. Abbildung der Kundenmethodik (FE-Design, DV, PD, CAD, Signoff) auf Cadence KI-Bausteine; Identifizierung der umsatzstärksten Einfügepunkte; Erstellung von Referenz-Flows, die das CAD/Methodik-Team des Kunden langfristig übernehmen kann.

Produktivitäts- & ROI-Verantwortung. Definition und Berichterstattung von KPIs – Zykluszeitreduzierung, eingesparte Ingenieurstunden, Iterationsanzahl, First-Pass-Erfolg, Lizenz-/Compute-Effizienz. Verantwortung für die Story vom Pilotprojekt bis zur Produktionsfreigabe über BUs und Standorte hinweg.

Vertrauenswürdiger technischer Berater. Seien Sie das leitende technische Gesicht für Kunden-Fellows, Methodik-Leiter und Design-Team-Prinzipale. Durchführung von Design-Reviews, technischen Berichten und gemeinsamen Roadmaps. Übersetzung von Kundenproblemen in umsetzbares Feedback für Cadence F&E- und KI-Plattformteams.

KI-System-Enablement (plus). Bei Bedarf Anleitung der Kunden-IT/InfoSec zu sicheren LLM-Zugriffsmustern, On-Premise vs. Gateway-Bereitstellung, Modell-Routing, Prompt-/Antwort-Protokollierung, Data-Egress-Kontrollen und GPU/Inferenz-Kapazitätsplanung.

Wissensvervielfältiger. Erfassung von Playbooks, Referenzdesigns und 'Golden Prompts', damit jede Bereitstellung sich weiterentwickelt. Mentoring von Field AEs, FAEs und Kunden-Champions.

Voraussetzungen

BS/MS/PhD in EE, ECE, CS oder verwandtem Fachgebiet.

10+ Jahre praktische Erfahrung in der Halbleiter-/Chipdesign-Branche in einem oder mehreren der folgenden Bereiche: front-end-Design (RTL, Mikroarchitektur, DV), Physical-Design/Implementierung (Synthese, P&R, Timing, Power, Signoff), CAD/Methodik/Flow-Entwicklung oder Design-Ausführung/technische Projektleitung bei Produktions-Tape-outs.

Tiefgreifende, praxisorientierte Kenntnisse der branchenüblichen EDA-Flows und Pain Points – Sie haben persönlich Silizium ausgeliefert und wissen, wo die Zykluszeit und die Ingenieurzeit wirklich hingehen.

Nachgewiesene Fähigkeit, LLMs/KI-Tools anzuwenden, um reale Ingenieursarbeit zu leisten (z. B. agentenbasiertes Debugging, Unterstützung bei Code-/RTL-Generierung, skriptgestützte Automatisierung, Copiloten, RAG über Design-Dokumente/Logs). Muss nicht Ihr Titel sein – muss Ihr Reflex sein.

Exzellente kundenorientierte Kommunikation: gleichermaßen glaubwürdig gegenüber einem leitenden RTL-Ingenieur, einem PD-Methodik-Leiter und einem CAD/Design-Enablement-Leiter.

Handlungsorientierung, Eigenverantwortung und Lieferbereitschaft. Komfortabel damit, die alleinige Verantwortung für eine kundenorientierte KI-Bereitstellung zu übernehmen.

Ansässig in oder Umzugsbereitschaft nach Portland, OR; Fähigkeit, nach Bedarf beim Kunden vor Ort zu sein.

Nett zu haben / Bonus

Vorerfahrung als Cadence / Synopsys / Siemens EDA Power-User, AE oder Methodik-Architekt. *

Praktische Erfahrung mit mindestens einem agentischen Framework (Claude Code, Cursor, LangGraph, AutoGen, benutzerdefinierte MCP/Tool-Calling-Stacks), das auf Engineering-Workflows angewendet wird. *

Erfahrung im Aufbau eines sicheren Enterprise LLM-Zugangs (Gateways, Modell-Routing, Schlüsselverwaltung, Audit-Protokollierung) für Engineering-Organisationen.

Vertrautheit mit GPU/Inferenz-Infrastruktur, vLLM/TGI/Triton, Fine-Tuning/LoRA/SLM-Workflows und Evaluierungs-Harnesses für Code/EDA-Aufgaben.

Hintergrund in Low-Power, High-Performance, AI/ML, Networking, Automotive oder HPC Siliziumprogrammen.

Öffentliche Artefakte – Paper, Vorträge, OSS oder interne Champions – die angewandte KI in EDA/Siliziumkontexten zeigen.

Sprachen

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