Vereinigte Staaten
Temple Health
Celero Communications, Inc.
ASIC Design Engineer – Digital DSP Design & Analog/Mixed-Signal
Vereinigte Staaten
Irvine, California, United States · San Jose, California, United States
Python
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ASIC Design Engineer
Celero Communications ist ein spannendes und schnell wachsendes Halbleiter-Startup, das innovative Technologien entwickelt, die die KI- und Rechenzentrumsinfrastruktur der nächsten Generation antreiben. Unsere Produkte ermöglichen Hochleistungs-Glasfaserverbindungen und optische Transceiver und Modems der nächsten Generation.
Celero sucht einen hochqualifizierten und motivierten ASIC Design Engineer, der unser Team verstärkt und zur Entwicklung fortschrittlicher ASICs für Hochgeschwindigkeits-Glasfaserkommunikationssysteme beiträgt. Der ideale Kandidat verfügt über fundierte Kenntnisse im digitalen ASIC-Design, kombiniert mit praktischer Erfahrung in den Bereichen DSP, Analog und/oder SerDes-Technologien.
Bei Celero haben Sie die Möglichkeit, an herausfordernden, Hochleistungs-Halbleitertechnologien an der Schnittstelle von KI-Infrastruktur, Glasfaserkommunikation, DSP, SerDes und Mixed-Signal-Design zu arbeiten.
Sie werden eng mit erfahrenen Ingenieuren aus verschiedenen Disziplinen zusammenarbeiten und die Möglichkeit haben, bedeutende Beiträge zu Produkten von der Architektur bis zum Silizium zu leisten.
Was Sie tun werden
- Entwurf und Implementierung von Hochleistungs-Digital-Schaltungen und ASIC-Blöcken unter Verwendung von Verilog und SystemVerilog.
- Entwicklung und Integration von DSP-, digitalen Kommunikations- und Hochgeschwindigkeits-SerDes-Funktionalitäten in komplexe ASIC-Designs.
- Enge Zusammenarbeit mit den Teams für Analog, SerDes, DSP, Architektur, Verifikation, Physical Design und Systemen zur Entwicklung und Integration von Mixed-Signal-ASICs.
- Mitwirkung am Entwurf und der Entwicklung von Hochgeschwindigkeits-Datenpfaden, Signalverarbeitungsblöcken, Steuerlogik und Schnittstellen für Glasfaserkommunikationssysteme.
- Durchführung von Synthese, Timing-Analyse, Linting, formaler Äquivalenzprüfung, Clock Domain Crossing (CDC) und verwandten ASIC-Implementierungs- und Signoff-Aktivitäten.
- Optimierung von Designs hinsichtlich Leistung, Stromverbrauch und Fläche (PPA).
- Durchführung von RTL-Simulationen und Debugging zur Sicherstellung der Designfunktionalität und -leistung.
- Beitrag zur Block- und Top-Level-Integration, Verifikation und zum Silicon Bring-up.
- Teilnahme an Architektur- und Design-Reviews und Bereitstellung technischer Anleitung für andere Ingenieure.
- Zusammenarbeit mit funktionsübergreifenden Teams zur Behebung komplexer Design- und Systemprobleme.
- Entwicklung von Skripten und Automatisierungslösungen mit Python, Tcl oder ähnlichen Sprachen zur Verbesserung der Design- und Verifikationseffizienz.
- Mitwirkung an der ASIC-Entwicklung von der Architektur und dem RTL-Design bis zum Tapeout und der Siliziumvalidierung.
Was Sie mitbringen
- Bachelor-Abschluss oder höher in Elektrotechnik, Computertechnik oder einem verwandten Fachgebiet.
- 5+ Jahre Erfahrung im digitalen ASIC-Design mit nachgewiesener Verantwortung für komplexe ASIC-Blöcke oder Subsysteme.
- Starke Kenntnisse in Verilog und/oder SystemVerilog.
- Gutes Verständnis der Prinzipien des digitalen Designs, des RTL-Designs und der ASIC-Entwicklungsmethoden.
- Praktische Erfahrung mit ASIC-Design-Flows und branchenüblichen EDA-Tools.
- Fundierte Kenntnisse in einem oder mehreren der folgenden Bereiche:
- Digitale Signalverarbeitung (DSP)
- Hochgeschwindigkeits-SerDes
- Analog/Mixed-Signal ICs
- Digitale Kommunikation
- Glasfaserkommunikation
- Erfahrung mit DSP-Algorithmen, Datenpfad-Architekturen, FEC, Equalization, Modulation/Demodulation oder anderen Hochgeschwindigkeits-Kommunikationstechnologien.
- Verständnis von SerDes-Architekturen und Hochgeschwindigkeits-Schnittstellen, einschließlich TX/RX-Datenpfaden, Equalization, Clocking und verwandten Mixed-Signal-Schnittstellen.
- Erfahrung in der Zusammenarbeit mit Analog- und Mixed-Signal-Designteams und Verständnis der Interaktion zwischen digitalen, analogen und SerDes-Blöcken.
- Erfahrung mit Synthese, statischer Timing-Analyse, Linting, CDC, formaler Verifikation und RTL-Simulation.
- Vertrautheit mit Verifikationsmethoden wie UVM und/oder formaler Verifikation.
- Kenntnisse von Low-Power-Designtechniken und PPA-Optimierung.
- Starke analytische Fähigkeiten und Problemlösungskompetenz.
- Ausgezeichnete Kommunikations- und Teamfähigkeit mit der Fähigkeit, in einem schnelllebigen Startup-Umfeld effektiv zu arbeiten.
Bevorzugte Qualifikationen
- Erfahrung im Design von ASICs für Glasfaserkommunikation, optische Transceiver, kohärente Kommunikation oder Hochgeschwindigkeits-Netzwerke.
- Erfahrung mit kohärenter DSP, FEC, Modulationsverfahren, Equalization oder Hochgeschwindigkeits-Datenwiederherstellung.
- Erfahrung mit SerDes-Architekturen, einschließlich TX/RX, CDR, PLLs, CTLE, DFE, ADC/DAC-Schnittstellen oder verwandten Hochgeschwindigkeits-Mixed-Signal-Schaltungen.
- Erfahrung mit fortschrittlichen Halbleiterprozesstechnologien.
- Erfahrung in der Überführung von ASICs von der Architektur/RTL-Phase über Synthese, physische Implementierung, Tapeout bis hin zum Silicon Bring-up.
- Erfahrung mit MATLAB, Python, Tcl oder anderen Modellierungs- und Automatisierungswerkzeugen.
- Verständnis von Glasfaserkommunikationsstandards und Hochgeschwindigkeits-Netzwerkprotokollen.
- Erfahrung in einem Startup oder einem schnelllebigen Halbleiterentwicklungsumfeld.
Jährliche Grundgehaltsspanne für US: $150,000 - $250,000 (Das endgültige Angebot wird basierend auf den berufsbezogenen Fähigkeiten, Erfahrungen, Qualifikationen und dem Standort ermittelt.)
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