Vereinigte Staaten
Temple Health
Efficient Computer
Lead RTL Design Engineer
Vereinigte Staaten
San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
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Über die Stelle
Efficient Computer überdenkt Computing von Grund auf, um eine der größten Herausforderungen von KI zu lösen: Energie. Unsere Fabric-Architektur bietet eine Verbesserung der Energieeffizienz um das 10- bis 100-fache für allgemeine Berechnungen, einschließlich KI, und unterstützt gleichzeitig bekannte Programmiersprachen und Software-Frameworks – und eröffnet damit neue Möglichkeiten für autonome Maschinen, intelligente Infrastrukturen, Wearables und Raumfahrtsysteme. Mit unserem ersten Prozessor, Electron E1, der jetzt in Serie produziert wird und für den kürzlich eine Finanzierung der Serie B von über 97 Millionen US-Dollar angekündigt wurde, beschleunigen wir Kunden-Deployments und skalieren unsere Architektur auf Rechenzentrumsleistung. Begleiten Sie uns beim Aufbau der Hardware und Software, die Intelligenz dorthin bringen, wo sie benötigt wird, und gestalten Sie die nächste Generation des Computings mit.
Wir suchen einen Lead RTL Design Engineer, der die Mikroarchitekturdefinition und RTL-Implementierung für das Datenfluss-Ausführungs-Fabric, das Speicher-Subsystem, die On-Chip-Interconnects/NoC, die Low-Power-Logik und die Integration von Standard-Peripherie-IPs (RiscV, NVM, I2S, I2C) verantwortet. Sie arbeiten von der Architekturspezifikation bis zum Synthese-fähigen RTL und arbeiten mit Architekten, Mikroarchitekten, DV-Leads, Physical Design und Firmware-Teams zusammen, um einen branchenführenden, energieeffizienten SoC zu tape-outen.
Dies ist eine einzigartige Gelegenheit, Teil einer neu gegründeten HW-Engineering-Organisation zu sein und unsere Produkte und Prozesse zu beeinflussen, während wir von den anfänglichen Phasen der Produktentwicklung zur Markteinführung und skalierten Volumenproduktion übergehen. Treten Sie unserem Team bei und helfen Sie uns, die Zukunft des Computings am Edge und darüber hinaus zu gestalten!
Warum zu Efficient wechseln?
Gestalten Sie das Nächste. Bei Efficient werden Sie große Herausforderungen mit Raum für Eigenverantwortung und Wirkung angehen. Wir unterstützen Sie mit wettbewerbsfähiger Bezahlung, Aktienoptionen, einem 401(k) Match, vom Unternehmen bezahlten Leistungen, bezahltem Elternurlaub und Flexibilität – plus Möglichkeiten, Ihre Fähigkeiten und Ihre Karriere auszubauen, während wir wachsen.
Hauptverantwortlichkeiten
- Mikroarchitekturdefinition (Schwerpunkt): Verantwortung für Design und Definition der Prozessor- und Compute-Unit-Mikroarchitektur, einschließlich Datenfluss-Pipelines, Ausführungseinheiten und Schnittstellen. Festlegung von Leistungs-, Energie- und Flächenzielen und Anleitung des Teams zur Erreichung dieser Ziele.
- On-Chip-Interconnects und Systemintegration: Definition und Steuerung des Designs von On-Chip-Netzwerken und Datenbewegungen über das Fabric, wobei Leistung, Skalierbarkeit und Implementierungsbeschränkungen in Zusammenarbeit mit dem Physical Design ausbalanciert werden.
- Speicher-Subsystem & Systemarchitektur: Definition der Schnittstelle zum Speicher-Subsystem, einschließlich Datenbewegung, Reihenfolge und Synchronisationsverhalten, um ein sauberes und skalierbares Modell für Software und zukünftige Systemerweiterungen zu gewährleisten.
- Rekonfigurations- und Ausführungsmodell: Leitung der Architektur von Konfiguration, Zeitplanung und Ausführung von Workloads auf dem Fabric, einschließlich Multi-Kernel-Unterstützung und Interaktion mit Host-Systemen.
- Energiemanagement und Low-Power-Design: Steuerung der Energiearchitektur über das Design hinweg, einschließlich Taktung, Reset, Domänen und Low-Power-Strategien, um aggressive Energie- und Effizienzziele zu erreichen.
- HW/SW Co-Design: Enge Zusammenarbeit mit Compiler- und Software-Teams zur Definition des Hardware-Ausführungsmodells, um eine effiziente Abbildung von Workloads auf die Architektur zu gewährleisten.
Spezifikationen, Dokumentationen und Reviews: Erstellung und Verantwortung von uArch-Spezifikationsdokumenten für zugewiesene Blöcke; Durchführung von Design-Reviews mit Stakeholdern aus Architektur, Compiler, DV und Physical Design.
- Mentoring und Prozessverbesserung: Mentoring von erfahrenen und Junior-RTL-Ingenieuren; Überprüfung von RTL, Kennzeichnung von Mikroarchitektur-Risiken und Durchsetzung von Coding-Style- und Lint-Clean-Standards im gesamten Team.
- Steuerung von PPA-Metriken: Teilnahme an PPA-Analyse-Schleifen: regelmäßige Synthese von Blöcken, Überprüfung von Flächen-/Timing-/Energieberichten und datengesteuerte Kompromisse gegenüber Leistungs- und Funktionsanforderungen.
- DV-Zusammenarbeit: Zusammenarbeit mit DV-Leads zur Definition/Überprüfung von Verifikationsplänen; Bereitstellung von gerichteten Test-Szenarien für Eckfälle der Graphenausführung, Back-Pressure-Bedingungen und Power-State-Übergänge.
- Silicon Bring-up: Unterstützung beim Silicon Bring-up: Beitrag zu Scan/ATPG-Richtlinien, Überprüfung der DFT-Einfügung und Bereitstellung von Debugging-Unterstützung auf RTL-Ebene während der Laborvalidierung.
Erforderliche Qualifikationen & Erfahrung
- 8+ Jahre Erfahrung im RTL-Design mit Tape-out-Verantwortung für datenflussbasierte Designs, On-Chip-Netzwerke, Speicher-Subsysteme oder Peripherieintegration auf einem Prozessor- oder Beschleuniger-SoC.
- Tiefgreifende Kenntnisse in SystemVerilog für RTL – Synthese-Clean, Lint-Clean, Timing-Aware; Fähigkeit, komplexe Zustandsautomaten, Arbitrierungen, Token-Flow-Controller und Datapath-Logik von Grund auf zu entwerfen.
- Solides Verständnis von parallelen Ausführungsmodellen: Datenfluss-, SIMD- oder Systolic-Array-Architekturen; Vertrautheit mit den Hardware-Herausforderungen der Token-basierten Auswertung von Feuerregeln und der Producer-Consumer-Synchronisation.
- Praktische Erfahrung mit On-Chip-Speicherdesign: SRAM-Wrapper, Scratchpad/TCM, Banking und Memory-Mapped Register-Schnittstellen.
- Erfahrung mit Low-Power-RTL-Techniken: UPF-gesteuerte Flows, Clock Gating, Power Domains, Retention Register und AON Wakeup-Logik.
- Vertrautheit mit mindestens einem Standard-On-Chip-Busprotokoll (AXI, AHB, APB, TileLink oder NoC-Äquivalent) auf RTL-Implementierungsebene.
- Erfahrung mit der Durchführung von RTL durch Synthese und Timing Closure; Fähigkeit, SDC-Constraints, STA-Berichte und Synthese-QoR-Zusammenfassungen zu lesen und darauf zu reagieren.
- Starke schriftliche Kommunikationsfähigkeiten; Fähigkeit, uArch-Spezifikationen und Design-Review-Material selbstständig zu erstellen.
- Erfahrung mit Memory-Compiler-Toolchains
Gewünschte Qualifikationen & Erfahrung
- Vorherige RTL-Verantwortung für eine Datenfluss-Engine, eine Neural Processing Unit (NPU) oder eine Streaming-DSP-Architektur mit explizitem Producer-Consumer-Token-Management.
- Erfahrung in der Zusammenarbeit mit Compiler- oder Graph-Optimierungsteams zur gemeinsamen Gestaltung von Hardware-Ausführungsmodellen und Graph-IR-Darstellungen.
- Vertrautheit mit NVM-Controller-RTL (MRAM, RRAM), einschließlich ECC, Programm-/Löschsequenzierung und Anwendungsfällen für die Speicherung von Modellgewichten.
- Erfahrung mit IoT-Klassen-Energiebudgets (unter 10 mW aktiv, unter 100 µW Standby) und den daraus resultierenden RTL-Designentscheidungen.
- Vertrautheit mit funktionalen Sicherheitsstandards (ISO 26262, IEC 61508), wie sie auf die Fehlererkennung in der Ausführungs-Fabric und die Isolierung von Power Domains angewendet werden.
- Kenntnisse von KI-Framework-Graphformaten (ONNX, TFLite) und Verständnis dafür, wie die Graphkompilierung auf Hardware-Ausführungsprimitive abgebildet wird.
- Tape-out-Credits auf einem Edge-AI-, IoT- oder Wearable-SoC bei 12nm oder darunter.
- Erfahrung mit formaler Verifikation von Flow-Control-Logik, Deadlock-Freiheit oder Busprotokoll-Konformität.
Wir bieten ein wettbewerbsfähiges Grundgehalt für diese Position, das im Allgemeinen zwischen 200,000 und 275,000 US-Dollar liegt, zuzüglich eines jährlichen Bonus von 10%, bedeutender Aktienoptionen und umfassender Leistungen. Die endgültige Vergütung hängt von Erfahrung, Niveau und Standort ab, mit Flexibilität für den richtigen Kandidaten.
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