Vereinigte Staaten
The MITRE Corporation
Meta
ASIC Implementation Engineer - Statische Verifikation
Vereinigte Staaten
Sunnyvale, California, United States · Austin, Texas, United States
Python
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Über die Stelle
Meta stellt ASIC Frontend Implementation Engineers in unserer Infrastruktur-Organisation ein. Wir suchen Personen mit Erfahrung in der front-end-Implementierung von RTL bis Netlist, einschließlich RTL Lint, CDC-Analyse, Timing-Constraints und Synthese, um effiziente System-on-Chip (SoC) und IP für Rechenzentrumsanwendungen zu erstellen.
Verantwortlichkeiten
- Durchführung von Flat und Hierarchical Clock Domain Crossing und Analyse komplexer Clock Domain Crossings mit den Designern sowie Freigabe der CDC.
- Durchführung von Flat und Hierarchical Reset Domain Crossing Checks. Verständnis der Reset-Architektur durch Zusammenarbeit mit Design- und FW-Teams und Entwicklung von Reset-Gruppen sowie der entsprechenden Reset-Sequenz für RDC.
- Durchführung von RTL Lint und Erstellung von Waivern in Zusammenarbeit mit den Designern.
- Durchführung von RTL DFT-Analysen und Verbesserung der DFT-Abdeckung für Stuck-at-Fehler.
- Ausführung von Logik-/physikalischen Synthesen unter Verwendung fortschrittlicher Optimierungstechniken und Generierung optimierter Gate-Level-Netlists für Timing, Fläche und Leistung.
- Entwicklung von Automatisierungsskripten und Methodologien für alle FE-Tools, einschließlich (Lint, CDC, RDC).
- Enge Zusammenarbeit mit Design Engineers, DV Engineers und Emulation Engineers zur Unterstützung bei Handoff-Aufgaben. Interaktion mit Physical Design Engineers und Bereitstellung von Feedback zu Timing/Congestion.
Mindestanforderungen
Besitz eines Bachelor-Abschlusses in Informatik, Computertechnik, einem relevanten technischen Bereich oder gleichwertige praktische Erfahrung, oder im Prozess der Erlangung eines solchen. Der Abschluss muss vor dem Eintritt bei Meta abgeschlossen sein.
- Bachelor-Abschluss in Informatik, Computertechnik, einem relevanten technischen Bereich oder gleichwertige praktische Erfahrung.
- 2 Jahre Erfahrung mit statischen Verifikationstools.
- Erfahrung mit Lint, Clock Domain & Reset Domain Crossing.
- Erfahrung mit SOC CDC Signoff.
- Kenntnisse der SOC-Integration (Clocking, Reset, PLL, etc.).
- Kenntnisse von front-end ASIC-Flows.
- Erfahrung mit RTL-Design unter Verwendung von SystemVerilog oder anderen HDLs.
- Erfahrung in der Kommunikation mit funktionsübergreifenden internen Teams und Anbietern.
Bevorzugte Qualifikationen
- Erfahrung mit Design Compiler, Spyglass, PrimeTime, Formality oder gleichwertigen Tools.
- Skripting- und Programmiererfahrung mit Perl/Python, TCL und Make.
- Erfahrung mit Netlist-CDC-Analyse und Verbesserung der MTBF.
- Erfahrung in der Entwicklung von strukturellen regelbasierten Checks für RTL & Netlist.
- Kenntnisse von Timing/physikalischen Bibliotheken, SRAM-Speichern.
- Erfahrung mit SOC-Designintegration und Front-End-Implementierung.
$114,000/Jahr bis $172,000/Jahr + Bonus + Aktienoptionen + Sozialleistungen
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