Vereinigte Staaten
The MITRE Corporation
Meta
ASIC-Ingenieur, Physical Design
Vereinigte Staaten
Sunnyvale, California, United States · Austin, Texas, United States
Python
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Über die Stelle
Das Silicon Engineering Team von Meta entwickelt kundenspezifische Infrastruktur-Siliziumchips, um den Rechenbedarf von KI, Rechenzentren und Hardwareplattformen der nächsten Generation zu decken.
Als ASIC-Ingenieur mit Schwerpunkt Physical Design treiben Sie die physische Implementierung von kundenspezifischen ASICs vom Floorplanning bis zum Tapeout voran und arbeiten dabei mit einem Full-Custom-Siliziumdesign-Flow. In dieser Rolle arbeiten Sie eng mit den Teams für RTL-Design, Verifikation und Package Engineering zusammen, um leistungsstarke, energieeffiziente Siliziumchips zu liefern, die die Infrastruktur von Meta im großen Maßstab untermauern.
Aufgaben
- Durchführung von Physical Design-Aufgaben, einschließlich Floorplanning, Platzierung, Clock Tree Synthesis, Routing und Timing Closure für kundenspezifische ASIC-Designs
- Durchführung von Static Timing Analysis und Behebung von Setup- und Hold-Verletzungen über Design-Ecken und Betriebsbedingungen hinweg
- Zusammenarbeit mit RTL- und Logikdesign-Ingenieuren, um sicherzustellen, dass die Richtlinien für Design-for-Physical-Implementation frühzeitig im Designzyklus eingehalten werden
- Entwicklung und Verfeinerung von Physical Design-Skripten und -Methoden zur Verbesserung der Automatisierung, Ergebnisqualität und Durchlaufzeit
- Durchführung von Leistungsanalysen und Implementierung von Leistungsoptimierungsstrategien, einschließlich Clock Gating, Multi-Voltage-Domain-Partitionierung und IR-Drop-Minderung
- Ausführung und Interpretation von Physical Verification Signoff-Checks, einschließlich DRC, LVS und ERC, um die Designkonformität mit den Foundry-Regeln sicherzustellen
- Partnerschaft mit Package- und Board-Ingenieuren zur Definition von Bump Maps, Power Delivery Networks und IO-Ring-Beschränkungen
- Beitrag zur Entwicklung und Dokumentation von Physical Design-Flows, Best Practices und wiederverwendbaren Methodologien auf Blockebene
- Analyse und Behebung von Problemen mit Congestion, Signalintegrität und Elektromigration über hierarchische Designblöcke hinweg
Mindestanforderungen
- Derzeit im Besitz eines Bachelor-Abschlusses in Informatik, Computer Engineering, einem relevanten technischen Fachgebiet oder gleichwertiger praktischer Erfahrung oder im Prozess der Erlangung eines solchen. Der Abschluss muss vor dem Eintritt bei Meta abgeschlossen sein.
- 2+ Jahre Erfahrung im ASIC Physical Design, einschließlich praktischer Arbeit mit Platzierung, Clock Tree Synthesis, Routing und Timing Closure
- Erfahrung mit branchenüblichen EDA-Tools für Physical Design wie Synopsys IC Compiler, Cadence Innovus oder gleichwertig
- Erfahrung in der Durchführung von Static Timing Analysis mit Tools wie Synopsys PrimeTime oder gleichwertig
- Erfahrung mit Physical Verification Flows, einschließlich DRC- und LVS-Signoff mit Calibre oder gleichwertigen Tools
- Erfahrung im Skripting in Tcl, Python oder Shell zur Automatisierung von Physical Design-Aufgaben und -Flows
Bevorzugte Qualifikationen
- Erfahrung mit fortschrittlichen Prozessknoten (7nm oder darunter) und der damit verbundenen Komplexität von Designregeln
- Kenntnisse von Low-Power-Designtechniken, einschließlich Multi-Voltage-Domains, Power Gating und Dynamic Voltage and Frequency Scaling
- Erfahrung mit hierarchischen Physical Design-Methoden für große ASIC-Designs mit Millionen von Gates
- Erfahrung mit dem Design von kundenspezifischen Rechenzentrums- oder Infrastruktur-Siliziumchips von der Implementierung auf Blockebene bis zum Tapeout
$114,000/Jahr bis $172,000/Jahr + Bonus + Aktienoptionen + Sozialleistungen
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