Verifikationsingenieur

Vereinigte Staaten

Austin, Texas, United States

Automatische Übersetzung. Prüfe das Original.

Über die Stelle

Für ein spannendes, gut finanziertes Startup, das Spitzentechnologie für die nächste Generation der Hochgeschwindigkeitskommunikation entwickelt, suchen wir einen Senior Verification Engineer, der sich mit der komplexen RTL-Designverifikationsaktivität in verschiedenen Designaspekten beschäftigt.

Anforderungen

Hauptverantwortlichkeiten

End-to-End-Verantwortung für die Verifikation von Blöcken/Clustern von Grund auf.

Leitung der Testbench-Architektur, Vplan-Definition und funktionalen Abdeckung.

Enge Zusammenarbeit mit den Design-, Architektur-, Algo-Teams und anderen Stakeholdern.

Unterstützung anderer Teammitglieder und Mentoring von weniger erfahrenen Ingenieuren.

Verantwortlichkeiten

Planung und Durchführung der Verifikation von digitalen Designblöcken gemäß der Designspezifikation und in Abstimmung mit den Designingenieuren.

Erstellung von Verifikationsumgebungen mit SystemVerilog und UVM.

Identifizierung und Erstellung aller Arten von Abdeckungsmaßnahmen für Eckfälle.

Fehlerbehebung bei der Funktionalität mit den Designingenieuren.

Durchführung der Abdeckungssammlung und Verfolgung der Metriken zur Schließung der vollen Funktionalität.

Anforderungen

5+ Jahre Erfahrung – ein Muss

Mindestens 2 vollständige Block-/Systemverifikationszyklen durchgeführt.

Tiefgreifende Kenntnisse des VLSI-Verifikationsflusses, der Sprachen und Konzepte.

Verifikation unter Verwendung einer der bekannten Methodologien (eRM, UVM).

Erfahrung mit Datenpfaden oder Datenprotokollen, insbesondere Ethernet – bevorzugt

Sprachen

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Hauptverantwortlichkeiten

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