Tenstorrent

Full-Chip Physical Design Verification Engineer

Python
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Über die Stelle

Tenstorrent ist führend in der Branche bei modernster KI-Technologie und revolutioniert Leistungserwartungen, Benutzerfreundlichkeit und Kosteneffizienz. Da KI das Computing-Paradigma neu definiert, müssen sich Lösungen weiterentwickeln, um Innovationen in Softwaremodellen, Compilern, Plattformen, Netzwerken und Halbleitern zu vereinen. Unser vielfältiges Team von Technikern hat von Grund auf eine hochleistungsfähige RISC-V-CPU entwickelt und teilt eine Leidenschaft für KI und den tiefen Wunsch, die beste KI-Plattform zu bauen. Wir schätzen Zusammenarbeit, Neugier und das Engagement, schwierige Probleme zu lösen. Wir erweitern unser Team und suchen Mitwirkende aller Erfahrungsstufen.

Tenstorrent sucht einen SoC Physical Design Verification Engineer, der das Full-Chip-Signoff vorantreibt und herstellbare, qualitativ hochwertige Siliziumchips über fortschrittliche Technologieknoten hinweg sicherstellt. Sie leiten den Abschluss der physischen Verifizierung (DRC, LVS, ERC usw.), beheben Probleme mit branchenüblichen PV-Tools und arbeiten mit den RTL-, PD-, CAD- und Packaging-Teams zusammen, um erfolgreiche Tapeouts zu erzielen. Wenn Sie in einem schnelllebigen Umfeld erfolgreich sind und komplexe Herausforderungen in modernstem Silizium lösen möchten, würden wir uns freuen, von Ihnen zu hören.

Was Sie lernen werden

Diese Stelle ist hybrid, mit Sitz in Santa Clara, CA oder Austin, TX oder Fort Collins, CO.

Wir begrüßen Kandidaten mit verschiedenen Erfahrungsstufen für diese Stelle. Während des Interviewprozesses werden die Kandidaten für das entsprechende Level bewertet, und die Angebote werden diesem Level entsprechen, das von dem in dieser Ausschreibung abweichen kann.

  1. Fortgeschrittene Methoden der physischen Verifizierung und Flussoptimierung für SoCs der nächsten Generation.
  1. Integrations- und Verifizierungsstrategien für Full-Chip-Signoff über fortschrittliche Prozesstechnologien hinweg.
  1. Funktionsübergreifende Zusammenarbeit zwischen Design-, CAD- und Foundry-Teams, um fehlerfreie Tapeouts zu gewährleisten.
  1. Führungs- und Mentoringmöglichkeiten beim Aufbau skalierbarer PV-Methoden und Automatisierung.

Diese Position erfordert Zugang zu Technologie, die eine US-Exportlizenz für Personen erfordert, deren jüngstes Staatsbürgerschafts- oder Daueraufenthaltsland eine US-EAR-Landesgruppe D:1, E1 oder E2 ist.

Dieses Stellenangebot steht unter dem Vorbehalt, dass der Bewerber Zugang zu US-exportkontrollierter Technologie hat. Aufgrund der US-Exportgesetze, einschließlich derer, die in den US Export Administration Regulations (EAR) kodifiziert sind, ist das Unternehmen verpflichtet, die Einhaltung dieser Gesetze bei der Übertragung von Technologie an Staatsangehörige bestimmter Länder (wie EAR-Landesgruppen D:1, E1 und E2) sicherzustellen. Diese Anforderungen gelten für Personen, die sich in den USA und in allen Ländern außerhalb der USA befinden. Da die angebotene Position direkten und/oder indirekten Zugang zu Informationen, Systemen oder Technologien hat, die diesen Gesetzen unterliegen, kann das Angebot von Ihrem Staatsbürgerschafts-/Daueraufenthaltsstatus oder Ihrer Fähigkeit, eine vorherige Lizenzerteilung vom US-Handelsministerium oder der zuständigen Bundesbehörde zu erhalten, abhängig sein. Wenn eine Anstellung aufgrund von US-Exportgesetzen nicht möglich ist, wird jedes Stellenangebot zurückgezogen.

Wer Sie sind

  1. Ein erfahrener Ingenieur mit starkem Hintergrund in der physischen Verifizierung und Tapeout-Abschluss von CPUs/IPs/SoCs.
  1. Ein praktischer Problemlöser, der sich durch Debugging auszeichnet und das Signoff durch komplexe Verifizierungsabläufe vorantreibt.
  1. Ein kollaborativer Teamplayer, der effektiv mit RTL-, PD-, CAD- und Foundry-Schnittstellen zusammenarbeitet.
  1. Ein Mentor und technischer Leiter, der sich leidenschaftlich für den Aufbau effizienter, herstellbarer Siliziumchips einsetzt.

Was wir brauchen

  1. BS/MS in Elektrotechnik/Elektronik (oder verwandtem Fach) mit 7–14 Jahren praktischer Erfahrung in der physischen Verifizierung von CPUs/IPs/SoCs.
  1. Nachgewiesene Expertise in DRC, LVS, ERC, PERC, Antenna und DFM-Verifizierung unter Verwendung branchenüblicher Tools und Abläufe (Calibre, ICV, Pegasus, FC, Innovus usw.).
  1. Starker Hintergrund in ESD-Planung, Padring-Integration, Bump/RDL-Strategien und Zuverlässigkeitsanalyse (IR-Drop, EM) mit solidem Verständnis fortschrittlicher Knoten (7nm, 5nm, 3nm) und FinFET-Designherausforderungen.
  1. Skripting-Kenntnisse in Python und TCL zur Automatisierung und Flussoptimierung.

Die Vergütung für alle Ingenieure bei Tenstorrent reicht von $100k - $500k, einschließlich Basis- und variabler Vergütungsziele. Erfahrung, Fähigkeiten, Ausbildung, Hintergrund und Standort wirken sich alle auf das tatsächlich unterbreitete Angebot aus.

Tenstorrent bietet ein sehr wettbewerbsfähiges Vergütungspaket und Sozialleistungen, und wir sind ein Arbeitgeber, der Chancengleichheit fördert.

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