Vereinigte Staaten
Retym
Tenstorrent
Physical Design Engineer: Die-to-Die Interface (RTL to GDSII)
Vereinigte Staaten
Santa Clara, California, United States
Python
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Über die Stelle
Tenstorrent ist führend in der Branche bei modernster KI-Technologie und revolutioniert Leistungserwartungen, Benutzerfreundlichkeit und Kosteneffizienz. Da KI das Computing-Paradigma neu definiert, müssen Lösungen weiterentwickelt werden, um Innovationen in Softwaremodellen, Compilern, Plattformen, Netzwerken und Halbleitern zu vereinen. Unser vielfältiges Team von Technikern hat aus dem Nichts eine leistungsstarke RISC-V-CPU entwickelt und teilt die Leidenschaft für KI und den tiefen Wunsch, die bestmögliche KI-Plattform aufzubauen. Wir schätzen Zusammenarbeit, Neugier und das Engagement, schwierige Probleme zu lösen. Wir erweitern unser Team und suchen Mitarbeiter aller Erfahrungsstufen.
Tenstorrent sucht einen hochqualifizierten Physical Design Engineer, um die kritische Die-to-Die (D2D) Physical Implementation von RTL bis GDSII voranzutreiben. Diese Rolle erfordert tiefgreifende Expertise im gesamten Physical Design Flow mit einem besonderen Schwerpunkt auf dem Abschluss von Hochgeschwindigkeits-D2D-Schnittstellen für Multi-Die/Chiplet-Architekturen.
Was Sie lernen werden
Diese Stelle ist eine Remote-Stelle, offen für jeden Standort in den USA.
Wir begrüßen Kandidaten mit verschiedenen Erfahrungsstufen für diese Stelle. Während des Bewerbungsgesprächs werden die Kandidaten für die entsprechende Stufe bewertet, und die Angebote werden auf diese Stufe abgestimmt, die von der in dieser Ausschreibung abweichen kann.
- Wie man hochmoderne D2D-Schnittstellen in fortschrittlichen Multi-Die/Chiplet-Architekturen implementiert und abschließt.
- Fortgeschrittene Strategien zur Co-Optimierung von Routing, Power Grid und Timing für Hochgeschwindigkeitsverbindungen über Dies hinweg.
- Tiefere Integrationstechniken in der Zusammenarbeit mit Analog-PHY-Teams, einschließlich Model-Handoff (LEF/LIB) und Constraint-gesteuertem Schnittstellendesign.
- Wie man wiederholbare, skalierbare PD-Methodologien für Hochgeschwindigkeits-Schnittstellen entwickelt, die für zukünftige Chiplets und Produkte genutzt werden können.
Diese Position erfordert Zugang zu Technologie, die eine US-Exportlizenz für Personen erfordert, deren letztes Staatsbürgerschafts- oder Daueraufenthaltsland eine US-EAR-Landesgruppe D:1, E1 oder E2 ist.
Dieses Stellenangebot steht unter dem Vorbehalt, dass der Bewerber Zugang zu US-Exportkontrolltechnologie hat. Aufgrund der US-Exportgesetze, einschließlich derer, die in den US Export Administration Regulations (EAR) kodifiziert sind, ist das Unternehmen verpflichtet, die Einhaltung dieser Gesetze bei der Übertragung von Technologie an Staatsangehörige bestimmter Länder (wie EAR-Landesgruppen D:1, E1 und E2) sicherzustellen. Diese Anforderungen gelten für Personen mit Sitz in den USA und in allen Ländern außerhalb der USA. Da die angebotene Position direkten und/oder indirekten Zugang zu Informationen, Systemen oder Technologien hat, die diesen Gesetzen unterliegen, kann das Angebot von Ihrem Staatsbürgerschafts-/Daueraufenthaltsstatus oder Ihrer Fähigkeit, eine vorherige Lizenzerteilung vom US-Handelsministerium oder der zuständigen Bundesbehörde zu erhalten, abhängig sein. Wenn eine Anstellung aufgrund von US-Exportgesetzen nicht möglich ist, wird jedes Stellenangebot zurückgezogen.
Wer Sie sind
- Ein erfahrener ASIC Physical Design Engineer mit 5+ Jahren Erfahrung in fortschrittlichen Nodes (7nm oder darunter) und mehreren erfolgreichen Tapeouts.
- Stark in der Full-Chip-Implementierung, vertraut mit der Übernahme von Blöcken von RTL bis GDSII über Synthese, Floorplanning, Place-and-Route, CTS und Sign-off.
- Tief vertraut mit Hochgeschwindigkeits-Schnittstellen (D2D, PCIe, HBM, SerDes) und den damit verbundenen physikalischen Herausforderungen (Timing, Signalintegrität, Powerintegrität).
- Detailorientiert und methodisch im Umgang mit STA, Constraints und dem Abschluss komplexer, Hochgeschwindigkeitsdesigns.
- Ein pragmatischer Problemlöser, der gerne mit Analog-, Digital- und Full-Chip-Teams zusammenarbeitet, um schwierige Probleme zu debuggen.
- Solide akademische Grundlage: B.S./M.S. in EE/CE oder einem verwandten Fachgebiet.
Was wir brauchen
- Leitung der Die-to-Die (D2D) Physical Implementation und des Abschlusses, Übernahme von Hochgeschwindigkeits-D2D PHYs/Controllern vom Netzlisten- bis zum Tapeout-Stadium.
- Verantwortung für den gesamten PD-Flow (RTL-to-GDSII): Synthese, Floorplanning, P&R, CTS, Optimierung und Sign-off.
- Treiber für Timing und Verifizierung, einschließlich vollständiger STA (Setup/Hold), SI-Analyse (Crosstalk, IR-Drop) und Erzielung von DRC/LVS-Qualität für Sign-off.
- Verbesserung und Pflege von Physical Design-Methodologien, Flows und Automatisierungsskripten (Tcl, Python), mit besonderem Fokus auf D2D-Routing, Power Grid Design und Timing Closure.
- Enge Zusammenarbeit mit Full-Chip/Chiplet-Teams zur Erfüllung aller Tapeout-Anforderungen und mit dem Analog-Design-Team zur Lösung von Schnittstellenproblemen (LEF/LIB, Constraints, Integration/Debug).
- Anwendung starker EDA-Tool-Expertise über Synopsys/Cadence/Mentor für Implementierung, Analyse und Verifizierung.
Die Vergütung für alle Ingenieure bei Tenstorrent reicht von $100k bis $500k, einschließlich Basis- und variabler Vergütungsziele. Erfahrung, Fähigkeiten, Ausbildung, Hintergrund und Standort wirken sich alle auf das tatsächlich gemachte Angebot aus.
Tenstorrent bietet ein äußerst wettbewerbsfähiges Vergütungspaket und Sozialleistungen, und wir sind ein Arbeitgeber, der Chancengleichheit fördert.
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