Canadá
TSMC
Astera Labs
Ingeniero/a Líder Técnico de Diseño Físico
Canadá
Toronto, Ontario, Canada
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Colaborando con hiperescaladores y socios del ecosistema, Astera Labs permite a las organizaciones desbloquear todo el potencial de la IA moderna. La plataforma de conectividad inteligente de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad escalable de extremo a extremo. El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, permitiendo a los clientes implementar arquitecturas personalizadas para satisfacer sus requisitos de infraestructura únicos. Descubra más en asteralabs.com.
Como Ingeniero/a Líder Técnico de Diseño Físico en Astera Labs, desempeñará un papel crucial en la dirección de la planificación, coordinación y ejecución del diseño de la cartera de ASICs de conectividad de Astera Labs utilizados en los principales proveedores de servicios en la nube, OEMs de servidores y redes del mundo. Este puesto requiere la propiedad de STA de extremo a extremo en todas las etapas del diseño, una profunda experiencia técnica y una estrecha colaboración con los equipos de RTL, diseño físico y verificación para garantizar una convergencia temporal robusta de todo el chip. Este puesto es completamente presencial y en las instalaciones.
Responsabilidades Clave
- Impulsar el cierre de temporización desde RTL hasta la aprobación, garantizando una temporización robusta en SoCs complejos.
- Desarrollar y validar restricciones SDC, incluida la configuración MMMC, para permitir un análisis STA preciso y eficiente.
- Definir y gestionar presupuestos de temporización de E/S en diseños jerárquicos.
- Aplicar metodologías avanzadas de aprobación en nodos TSMC de 7 nm y inferiores, incluidos los efectos OCV/AOCV y PVT.
- Aprovechar las bibliotecas ETM para el análisis y la correlación de temporización jerárquica, equilibrando el tiempo de ejecución y la precisión.
- Proporcionar retroalimentación de temporización procesable tanto a nivel de bloque como de chip completo, incluido el análisis de causa raíz y la orientación de ECO.
- Gestionar ejecuciones STA a gran escala multiesquina/multimodo con automatización, partición y uso eficiente de recursos.
- Generar y validar ECO de temporización, colaborando con los equipos de diseño físico y RTL para un cierre rápido.
- Colaborar estrechamente con los equipos de diseño, implementación y verificación para impulsar la convergencia de temporización, proporcionando experiencia y orientación a nivel de aprobación.
Cualificaciones Básicas
- Se requiere título de Grado en Ingeniería Eléctrica o Informática; se prefiere Máster.
- ≥5 años de experiencia en análisis de temporización y aprobación para SoCs complejos en aplicaciones de servidores, almacenamiento o redes.
- Experiencia en restricciones de temporización, metodología STA y cierre de temporización tanto a nivel de bloque como de chip completo.
- Sólidos conocimientos de los flujos de síntesis, place-and-route, extracción y comprobación de equivalencia en nodos avanzados (7 nm o inferiores).
- Dominio de las cadenas de herramientas de diseño físico/STA de Cadence y/o Synopsys.
- Sólida capacidad de scripting (Tcl, Python, Perl).
- Capacidad para trabajar de forma independiente con una sólida priorización y una mentalidad profesional centrada en el cliente.
Experiencia Preferida
- Familiaridad con los desafíos de temporización de SERDES y Ethernet PHY de alta velocidad.
- Conocimiento de metodologías ECO, herramientas DFT y análisis de cobertura de pruebas.
- Experiencia trabajando con proveedores de IP tanto para la integración de RTL como de macrofísicos.
- Familiaridad con SystemVerilog/Verilog.
El rango salarial base es $140,000 CAD – $180,000.00 CAD. Su salario base se determinará en función de su ubicación, experiencia y el salario de los empleados en puestos similares.
Sabemos que la creatividad y la innovación ocurren con más frecuencia cuando los equipos incluyen diversas ideas, orígenes y experiencias, y animamos activamente a todas las personas con experiencia relevante a postularse, incluidas personas de color, personas LGBTQ+ y no binarias, veteranos, padres y personas con discapacidades.
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