Estados Unidos
Redwood Materials
Astera Labs
Ingeniero/a Principal Senior de Diseño Digital
Estados Unidos
San Jose, California, United States
Traducción automática. Consulta el original.
Descripción del puesto
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Colaborando con hiperescaladores y socios del ecosistema, Astera Labs permite a las organizaciones desbloquear todo el potencial de la IA moderna.
La Plataforma de Conectividad Inteligente de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad de escalado vertical y horizontal de extremo a extremo.
El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, permitiendo a los clientes implementar arquitecturas personalizadas para satisfacer sus requisitos únicos de infraestructura.
Descubra más en asteralabs.com.
Astera Labs busca un Ingeniero/a Principal Senior de Diseño Digital para impulsar la arquitectura e implementación de diseños digitales de próxima generación que potencian la conectividad de la infraestructura de IA. Este es un puesto de liderazgo técnico de alto impacto donde definirá estrategias de microarquitectura para un mejor equilibrio entre potencia, rendimiento y área, asumirá decisiones complejas de diseño a nivel de chip y guiará múltiples bloques desde el concepto hasta la puesta en marcha del silicio para productos líderes en la industria que admiten protocolos PCIe Gen 6/7, CXL, UALink, UCI, Ethernet y DDR4/DDR5.
Como líder técnico senior, dará forma a las metodologías de diseño, mentorizará a los equipos de ingeniería y colaborará de forma interfuncional con los equipos de verificación, diseño físico, DFT y post-silicio para entregar silicio de alto rendimiento y calidad de producción. También influirá en las decisiones de la hoja de ruta y dirigirá la excelencia en el diseño en toda la organización, asegurando que Astera Labs continúe estableciendo el estándar para las soluciones de conectividad de IA.
Responsabilidades clave
Arquitectura y Liderazgo Técnico
- Definir e impulsar la microarquitectura de bloques y subsistemas digitales complejos en múltiples líneas de productos
- Establecer estándares arquitectónicos y mejores prácticas que escalen en toda la organización de diseño
- Proporcionar orientación técnica y toma de decisiones sobre compensaciones críticas de diseño que afecten el rendimiento, la potencia y el área
Ejecución y Propiedad del Diseño
- Liderar la implementación RTL de diseños complejos desde la definición de la arquitectura hasta GDS y la puesta en marcha del silicio
- Impulsar las restricciones de temporización y las estrategias de cierre, e implementar metodologías robustas de Diseño para Pruebas (DFT)
- Asumir la responsabilidad de la calidad del diseño, el cronograma y la entrega exitosa de la producción
Colaboración Interfuncional
- Asociarse con equipos de verificación para desarrollar planes de prueba completos, lograr el cierre de cobertura y depurar problemas complejos
- Colaborar con los equipos de diseño físico, DFT y post-silicio para garantizar una integración y puesta en marcha sin problemas
- Trabajar con equipos de firmware y software para optimizar las interfaces de hardware y software
Mentoría y Excelencia en Procesos
- Mentorizar y desarrollar ingenieros junior y senior, elevando las capacidades técnicas del equipo
- Impulsar la mejora continua de los procesos de desarrollo de silicio, la automatización de CAD y la infraestructura de diseño
- Contribuir al intercambio de conocimientos organizacionales y a las revisiones técnicas
Cualificaciones Básicas
- Título de Grado en Ingeniería Eléctrica o equivalente
- 12+ años de experiencia práctica en el desarrollo de productos SoC/silicio complejos en los mercados de Servidores, Almacenamiento y/o Redes
- Experiencia demostrada en definición de arquitectura, desarrollo de microarquitectura, codificación RTL, síntesis y cierre de temporización
- Conocimiento profundo de al menos un protocolo de alta velocidad: PCIe, CXL, Ethernet, DDR o similar
- Experiencia de producción con nodos CMOS avanzados (≤7nm)
- Dominio de los flujos de diseño digital de Cadence y/o Synopsys
- Historial de entrega de múltiples diseños de alto rendimiento a producción
Cualificaciones Preferidas
- Máster en Ingeniería Eléctrica o campo relacionado
- Experiencia con múltiples protocolos de alta velocidad (PCIe Gen 5/6, CXL, UALink, Ethernet, DDR4/DDR5)
- Colaboración práctica con equipos de firmware embebido y familiaridad con subsistemas RISC-V o Arm
- Contribuciones probadas a la metodología de diseño, automatización de CAD o mejoras de infraestructura
- Experiencia liderando equipos técnicos o impulsando iniciativas interfuncionales en entornos de centros de datos
El rango salarial es entre $205,000 y $255,000 dependiendo de la experiencia, el nivel y la necesidad del negocio.
Este puesto puede ser elegible para bonificación discrecional, incentivos y beneficios.
Sabemos que la creatividad y la innovación ocurren con más frecuencia cuando los equipos incluyen diversas ideas, orígenes y experiencias, y animamos activamente a todos los que tengan experiencia relevante a postularse, incluidas personas de color, personas LGBTQ+ y no binarias, veteranos, padres y personas con discapacidades.
Más oportunidades con un solo perfil
¿Quieres optar a más puestos sin repetir todo el proceso? Crea tu perfil para que te encuentren las empresas que usan Nort.
Crear mi perfil