Estados Unidos
PwrQ Holdings LLC
Astera Labs
Ingeniero Principal de Diseño Físico, STA
Estados Unidos
San Jose, California, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Astera Labs (NASDAQ: ALAB) proporciona infraestructura de IA a escala de rack a través de soluciones de conectividad diseñadas específicamente. Al colaborar con hiperescaladores y partners del ecosistema, Astera Labs permite a las organizaciones desbloquear todo el potencial de la IA moderna. La plataforma de conectividad inteligente de Astera Labs integra tecnologías basadas en semiconductores CXL®, Ethernet, NVLink, PCIe® y UALink™ con la suite de software COSMOS de la empresa para unificar diversos componentes en sistemas cohesivos y flexibles que ofrecen conectividad de escalado vertical y horizontal de extremo a extremo. El negocio de soluciones de conectividad personalizadas de la empresa complementa su cartera basada en estándares, lo que permite a los clientes implementar arquitecturas personalizadas para satisfacer sus requisitos de infraestructura únicos. Descubra más en asteralabs.com asteralabs.com/.
Visión general
Como Ingeniero Principal de Diseño Físico (STA) en Astera Labs, desempeñará un rol crucial en la dirección de la planificación, coordinación y ejecución que soporta el diseño de la cartera de ASICs de conectividad de Astera Labs utilizados en los principales proveedores de servicios en la nube, OEM de servidores y redes del mundo. Este puesto requiere la propiedad de STA de extremo a extremo en todas las etapas de diseño, una profunda experiencia técnica y una estrecha colaboración con los equipos de RTL, diseño físico y verificación para garantizar una convergencia de temporización robusta en todo el chip. Este puesto es completamente presencial y en la oficina.
Responsabilidades clave
- Impulsar el cierre de temporización desde RTL hasta la aprobación, garantizando una temporización robusta en SoCs complejos.
- Desarrollar y validar restricciones SDC, incluida la configuración MMMC, para permitir un análisis STA preciso y eficiente.
- Definir y gestionar presupuestos de temporización de E/S en diseños jerárquicos.
- Aplicar metodologías avanzadas de aprobación en nodos TSMC de 7 nm y posteriores, incluidos los efectos OCV/AOCV y PVT.
- Aprovechar las bibliotecas ETM para el análisis de temporización jerárquico y la correlación, equilibrando el tiempo de ejecución y la precisión.
- Proporcionar retroalimentación de temporización procesable tanto a nivel de bloque como de chip completo, incluido el análisis de causa raíz y la guía de ECO.
- Gestionar ejecuciones STA a gran escala de múltiples esquinas/múltiples modos con automatización, partición y uso eficiente de recursos.
- Generar y validar ECO de temporización, colaborando con los equipos de diseño físico y RTL para un cierre rápido.
- Colaborar estrechamente con los equipos de diseño, implementación y verificación para impulsar la convergencia de temporización, proporcionando experiencia y orientación a nivel de aprobación.
Cualificaciones básicas
- Se requiere título de Grado en Ingeniería Eléctrica o Informática; se prefiere Máster.
- ≥10 años de experiencia en análisis de temporización y aprobación para SoCs complejos en aplicaciones de servidores, almacenamiento o redes.
- Experiencia en restricciones de temporización, metodología STA y cierre de temporización tanto a nivel de bloque como de chip completo.
- Sólidos conocimientos de los flujos de síntesis, colocación y enrutamiento, extracción y verificación de equivalencia en nodos avanzados (≤7 nm).
- Dominio de las cadenas de herramientas de diseño físico/STA de Cadence y/o Synopsys.
- Sólida capacidad de scripting (Tcl, Python, Perl).
- Capacidad para trabajar de forma independiente con una sólida priorización y una mentalidad profesional centrada en el cliente.
Experiencia preferida
- Familiaridad con los desafíos de temporización de SerDes de alta velocidad o PHY Ethernet.
- Conocimiento de metodologías ECO, herramientas DFT y análisis de cobertura de pruebas.
- Experiencia trabajando con proveedores de IP tanto para la integración de RTL como de macros físicas.
- Familiaridad con SystemVerilog/Verilog.
El rango salarial base es USD 209,000.00 USD – USD 250,000.00. Su salario base se determinará en función de su ubicación, experiencia y la remuneración de los empleados en puestos similares.
Sabemos que la creatividad y la innovación ocurren con más frecuencia cuando los equipos incluyen diversas ideas, orígenes y experiencias, y animamos activamente a todos los que tengan experiencia relevante a postularse, incluidas personas de color, personas LGBTQ+ y no binarias, veteranos, padres y personas con discapacidades.
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