Celero Communications, Inc.

21 oct 2026

Ingeniero Senior de Diseño ASIC - DSP/Analógico/SerDes

Canadá

Ottawa, Ontario, Canada

Python

Traducción automática. Consulta el original.

Sobre la oportunidad

Ingeniero Senior de Diseño ASIC

¿Por qué unirse a Celero?

En Celero, tendrás la oportunidad de trabajar en tecnologías de semiconductores de alto rendimiento y desafiantes en la intersección de la infraestructura de IA, comunicaciones ópticas, DSP, SerDes y diseño de señal mixta. Trabajarás en estrecha colaboración con ingenieros experimentados de múltiples disciplinas y tendrás la oportunidad de realizar contribuciones significativas a los productos desde la arquitectura hasta el silicio.

Celero Communications es una startup de semiconductores emocionante y de rápido crecimiento que desarrolla tecnologías innovadoras que impulsan la infraestructura de IA y centros de datos de próxima generación. Nuestros productos permiten una conectividad óptica de alto rendimiento y transceptores y módems ópticos de última generación. Celero busca un Ingeniero de Diseño ASIC altamente cualificado y motivado para unirse a nuestro equipo y contribuir al desarrollo de ASICs avanzados para sistemas de comunicación óptica de alta velocidad. El candidato ideal contará con una sólida experiencia en diseño ASIC digital combinada con experiencia práctica en tecnologías DSP, Analógicas y/o SerDes.

Funciones y responsabilidades

Diseñar e implementar circuitos digitales de alto rendimiento y bloques ASIC utilizando Verilog y SystemVerilog.

Desarrollar e integrar funcionalidades de DSP, comunicación digital y SerDes de alta velocidad en diseños ASIC complejos.

Trabajar en estrecha colaboración con los equipos de Analógico, SerDes, DSP, Arquitectura, Verificación, Diseño Físico y Sistemas para desarrollar e integrar ASICs de señal mixta.

Participar en el diseño y desarrollo de rutas de datos de alta velocidad, bloques de procesamiento de señales, lógica de control e interfaces para sistemas de comunicación óptica.

Realizar síntesis, análisis de temporización, lint, equivalencia formal, Clock Domain Crossing (CDC) y actividades relacionadas con la implementación y validación final (signoff) de ASIC.

Optimizar los diseños en cuanto a rendimiento, potencia y área (PPA).

Realizar simulaciones RTL y depuración para garantizar la funcionalidad y el rendimiento del diseño.

Contribuir a la integración a nivel de bloque y de sistema, verificación y puesta en marcha del silicio.

Participar en revisiones de arquitectura y diseño, y proporcionar orientación técnica a otros ingenieros.

Colaborar con equipos interfuncionales para solucionar problemas complejos de diseño y a nivel de sistema.

Desarrollar scripts y automatización utilizando Python, Tcl o lenguajes similares para mejorar la eficiencia del diseño y la verificación.

Contribuir al desarrollo de ASIC desde la arquitectura y RTL hasta el tapeout y la validación del silicio.

Cualificaciones requeridas

Máster o Doctorado en Ingeniería Eléctrica, Ingeniería Informática o un campo técnico relacionado.

10+ años de experiencia en diseño ASIC digital, con experiencia demostrada en la propiedad de bloques o subsistemas ASIC complejos.

Sólido dominio de Verilog y/o SystemVerilog.

Sólida comprensión de los principios de diseño digital, diseño RTL y metodologías de desarrollo ASIC.

Experiencia práctica con flujos de diseño ASIC y herramientas EDA estándar de la industria.

Sólidos conocimientos en una o más de las siguientes áreas:

Procesamiento Digital de Señales (DSP)

SerDes de alta velocidad

Circuitos Integrados Analógicos/de Señal Mixta

Comunicaciones digitales

Comunicaciones ópticas

Experiencia trabajando con algoritmos DSP, arquitecturas de ruta de datos, FEC, ecualización, modulación/demodulación u otras tecnologías de comunicación de alta velocidad.

Comprensión de arquitecturas SerDes e interfaces de alta velocidad, incluyendo rutas de datos TX/RX, ecualización, sincronización (clocking) e interfaces de señal mixta relacionadas.

Experiencia colaborando con equipos de diseño Analógico y de Señal Mixta y comprensión de la interacción entre bloques digitales, analógicos y SerDes.

Experiencia con síntesis, análisis de temporización estática, Lint, CDC, verificación formal y simulación RTL.

Familiaridad con metodologías de verificación como UVM y/o verificación formal.

Conocimiento de técnicas de diseño de bajo consumo y optimización PPA.

Sólidas habilidades analíticas y de resolución de problemas.

Excelentes habilidades de comunicación y trabajo en equipo, con capacidad para trabajar eficazmente en un entorno de startup de ritmo rápido.

Cualificaciones preferentes

Experiencia en el diseño de ASICs para comunicaciones ópticas, transceptores ópticos, comunicaciones coherentes o redes de alta velocidad.

Experiencia con DSP coherente, FEC, esquemas de modulación, ecualización o recuperación de datos de alta velocidad.

Experiencia con arquitecturas SerDes, incluyendo TX/RX, CDR, PLLs, CTLE, DFE, interfaces ADC/DAC o circuitos de señal mixta de alta velocidad relacionados.

Experiencia trabajando con tecnologías avanzadas de procesos de semiconductores.

Experiencia llevando ASICs desde la arquitectura/RTL a través de la síntesis, implementación física, tapeout y puesta en marcha del silicio.

Experiencia con MATLAB, Python, Tcl u otras herramientas de modelado y automatización.

Comprensión de los estándares de comunicación óptica y protocolos de red de alta velocidad.

Experiencia trabajando en una startup o en un entorno de desarrollo de semiconductores de ritmo rápido.

Idiomas

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