Estados Unidos
Temple Health
Efficient Computer
Ingeniero/a Líder de Diseño RTL
Estados Unidos
San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
Traducción automática. Consulta el original.
Sobre la oportunidad
Efficient Computer está reinventando la computación desde cero para resolver uno de los mayores desafíos de la IA: la energía. Nuestra arquitectura Fabric ofrece una mejora de 10–100x en eficiencia energética para la computación de propósito general, incluida la IA, al tiempo que admite lenguajes de programación y frameworks de software familiares, desbloqueando nuevas posibilidades para máquinas autónomas, infraestructura inteligente, wearables y sistemas espaciales. Con nuestro primer procesador, Electron E1, que ya se envía en volumen y con más de $97 millones en financiación de Serie B anunciada recientemente, estamos acelerando las implementaciones de clientes y escalando nuestra arquitectura al rendimiento del centro de datos. Únase a nosotros para construir el hardware y el software que llevan la inteligencia a donde se necesite y ayuden a dar forma a la próxima generación de computación.
Buscamos un/a Ingeniero/a Líder de Diseño RTL para ser responsable de la definición de microarquitectura e implementación RTL en el tejido de ejecución de flujo de datos, subsistema de memoria, interconexión en chip/NoC, lógica de bajo consumo e integración de IP periférica estándar (RiscV, NVM, I2S, I2C). Trabajará desde la especificación de arquitectura hasta RTL listo para síntesis, colaborando con arquitectos, microarquitectos, líderes de DV, diseño físico y equipos de firmware para lograr el tape-out de un SoC líder en la industria y eficiente en energía.
Esta es una oportunidad única para formar parte de una organización de ingeniería de hardware recién formada y tener influencia en nuestros productos y procesos a medida que pasamos de las etapas iniciales de desarrollo de productos a la liberación al mercado y la producción en volumen escalada. ¡Únase a nuestro equipo y ayúdenos a dar forma al futuro de la computación en el borde y más allá!
¿Por qué unirse a Efficient?
Construya lo próximo. En Efficient, abordará grandes desafíos con espacio para asumir responsabilidades y generar un impacto. Le respaldamos con una remuneración competitiva, acciones, una contrapartida 401(k), beneficios pagados por la empresa, licencia parental pagada y flexibilidad, además de oportunidades para hacer crecer sus habilidades y carrera a medida que escalamos.
Responsabilidades Clave
- Definición de microarquitectura (enfoque principal): Ser responsable del diseño y definición de la microarquitectura del procesador y la unidad de cómputo, incluidas las canalizaciones de flujo de datos, las unidades de ejecución y las interfaces. Establecer objetivos de rendimiento, potencia y área, y guiar al equipo para alcanzarlos.
- Interconexiones en chip e integración de sistemas: Definir e impulsar el diseño de redes en chip y el movimiento de datos a través del tejido, equilibrando el rendimiento, la escalabilidad y las restricciones de implementación en colaboración con el diseño físico.
- Subsistema de memoria y arquitectura del sistema: Definir la interfaz con el subsistema de memoria, incluido el movimiento de datos, la ordenación y el comportamiento de sincronización, garantizando un modelo limpio y escalable para el software y la futura expansión del sistema.
- Reconfiguración y modelo de ejecución: Liderar la arquitectura de configuración, programación y ejecución de cargas de trabajo en el tejido, incluido el soporte multi-kernel y la interacción con los sistemas host.
- Gestión de energía y diseño de bajo consumo: Impulsar la arquitectura de energía en todo el diseño, incluida la temporización, el reinicio, los dominios de energía y las estrategias de bajo consumo para cumplir con los agresivos objetivos de energía y eficiencia.
- Co-diseño HW/SW: Colaborar estrechamente con los equipos de compilador y software para definir el modelo de ejecución de hardware, asegurando un mapeo eficiente de las cargas de trabajo a la arquitectura.
Especificaciones, Documentación y Revisiones: Redactar y ser responsable de los documentos de especificación de uArch para los bloques asignados; impulsar revisiones de diseño con partes interesadas de arquitectura, compilador, DV y diseño físico.
- Mentoría y mejora de procesos: Ser mentor de ingenieros de RTL senior y junior; revisar RTL, señalar riesgos de microarquitectura y aplicar el estilo de codificación y los estándares de lint-clean en todo el equipo.
- Impulso de métricas PPA: Participar en bucles de análisis PPA: sintetizar bloques regularmente, revisar informes de área/tiempo/potencia y realizar compensaciones basadas en datos frente a los requisitos de rendimiento y características.
- Colaboración con DV: Colaborar con los líderes de DV para definir/revisar planes de verificación; proporcionar escenarios de prueba dirigidos para casos de esquina de ejecución de gráficos, condiciones de contrapresión y transiciones de estado de energía.
- Arranque de silicio: Dar soporte al arranque de silicio: contribuir con directrices de scan/ATPG, revisar la inserción de DFT y proporcionar asistencia de depuración a nivel de RTL durante la validación de laboratorio.
Cualificaciones y Experiencia Requeridas
- 8+ años de experiencia en diseño RTL con propiedad de tape-out de diseño basado en flujo de datos, redes en chip, subsistemas de memoria o integración de periféricos en un SoC de procesador o acelerador.
- Profundo dominio de SystemVerilog para RTL: limpio para síntesis, limpio para lint, consciente del timing; capaz de diseñar máquinas de estado complejas, árbitros, controladores de flujo de tokens y lógica de ruta de datos desde cero.
- Sólida comprensión de los modelos de ejecución paralela: arquitecturas de flujo de datos, SIMD o de matriz sístolica; familiaridad con los desafíos de hardware de la evaluación de reglas de disparo basadas en tokens y la sincronización productor-consumidor.
- Experiencia práctica con diseño de memoria en chip: envoltorios SRAM, scratchpad/TCM, banking e interfaces de registro mapeadas en memoria.
- Experiencia con técnicas de RTL de bajo consumo: flujos impulsados por UPF, clock gating, dominios de energía, registros de retención y lógica de activación AON.
- Familiaridad con al menos un protocolo de bus estándar en chip (AXI, AHB, APB, TileLink o equivalente NoC) a nivel de implementación RTL.
- Experiencia en llevar RTL a través de la síntesis y el cierre de timing; capacidad para leer y actuar sobre restricciones SDC, informes STA y resúmenes de QoR de síntesis.
- Sólidas habilidades de comunicación escrita; capaz de producir especificaciones de uArch y material de revisión de diseño de forma independiente.
- Experiencia con cadenas de herramientas de compiladores de memoria
Cualificaciones y Requisitos de Experiencia Deseados
- Propiedad RTL previa de un motor de flujo de datos, unidad de procesamiento neuronal (NPU) o arquitectura DSP de streaming con gestión explícita de tokens productor-consumidor.
- Experiencia colaborando con equipos de compiladores u optimización de grafos para co-diseñar modelos de ejecución de hardware y representaciones de IR de grafos.
- Familiaridad con RTL de controlador NVM (MRAM, RRAM), incluido ECC, secuencias de programación/borrado y casos de uso de almacenamiento de pesos de modelos.
- Experiencia con presupuestos de energía de clase IoT (sub-10 mW activos, sub-100 µW en espera) y las elecciones de diseño RTL que estos requieren.
- Familiaridad con estándares de seguridad funcional (ISO 26262, IEC 61508) aplicados a la detección de errores del tejido de ejecución y el aislamiento de dominios de energía.
- Exposición a formatos de grafos de frameworks de IA (ONNX, TFLite) y comprensión de cómo la compilación de grafos se mapea a las primitivas de ejecución de hardware.
- Créditos de tape-out en un SoC de IA en el borde, IoT o wearable en 12nm o inferior.
- Experiencia con verificación formal de lógica de control de flujo, libertad de interbloqueo o cumplimiento de protocolos de bus.
Ofrecemos un salario base competitivo para este puesto, generalmente entre $200,000 y $275,000, además de un bono anual del 10%, acciones significativas y beneficios integrales. La compensación final dependerá de la experiencia, el nivel y la ubicación, con flexibilidad para el candidato adecuado.
Más oportunidades con un solo perfil
¿Quieres optar a más puestos sin repetir todo el proceso? Crea tu perfil para que te encuentren las empresas que usan Nort.
Crear mi perfil