Estados Unidos
B&A
Efficient Computer
Ingeniero/a principal de diseño RTL
Estados Unidos
San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
Traducción automática. Consulta el original.
Sobre la oportunidad
Efficient Computer está replanteando la computación desde cero para resolver uno de los mayores desafíos de la IA: la energía. Nuestra arquitectura Fabric ofrece una mejora de 10 a 100x en eficiencia energética para computación de propósito general, incluida la IA, al tiempo que admite lenguajes de programación y marcos de software conocidos, lo que abre nuevas posibilidades para máquinas autónomas, infraestructura inteligente, dispositivos vestibles y sistemas espaciales. Con nuestro primer procesador, Electron E1, ya en distribución masiva y tras el reciente anuncio de más de 97 millones de dólares en financiación de serie B, estamos acelerando las implementaciones de los clientes y escalando nuestra arquitectura al rendimiento de centros de datos. Únete a nosotros para crear el hardware y el software que llevan la inteligencia a donde sea necesaria y ayuda a dar forma a la próxima generación de computación.
Buscamos un/a Ingeniero/a principal de diseño RTL para encargarse de la definición de la microarquitectura y la implementación RTL en todo el tejido de ejecución de flujo de datos, el subsistema de memoria, la interconexión en chip/NoC, la lógica de bajo consumo y la integración de IP periférica estándar (RiscV, NVM, I2S, I2C). Trabajarás desde la especificación de arquitectura hasta el RTL listo para síntesis, colaborando con arquitectos, microarquitectos, líderes de DV, diseño físico y equipos de firmware para realizar el tape-out de un SoC líder en la industria por su eficiencia energética.
Esta es una oportunidad única para formar parte de una organización de ingeniería de HW recién creada y tener influencia en nuestros productos y procesos a medida que avanzamos desde las etapas iniciales del desarrollo de productos hasta el lanzamiento al mercado y la producción a gran escala. ¡Únete a nuestro equipo y ayúdanos a dar forma al futuro de la computación en el borde y más allá!
¿Por qué unirse a Efficient?
Construye lo que viene. En Efficient, abordarás grandes desafíos con espacio para tomar la iniciativa y generar un impacto. Te respaldamos con un salario competitivo, capital, una contribución equivalente al plan 401(k), beneficios pagados por la empresa, licencia parental remunerada y flexibilidad, además de oportunidades para desarrollar tus habilidades y tu carrera a medida que escalamos.
Responsabilidades clave
- Definición de microarquitectura (enfoque principal): Liderar el diseño y la definición de la microarquitectura del procesador y la unidad de computación, incluidos los pipelines de flujo de datos, las unidades de ejecución y las interfaces. Establecer objetivos de rendimiento, potencia y área, y guiar al equipo para alcanzarlos.
- Interconexiones en chip e integración de sistemas: Definir e impulsar el diseño de redes en chip y el movimiento de datos a través del tejido, equilibrando el rendimiento, la escalabilidad y las restricciones de implementación en colaboración con el diseño físico.
- Subsistema de memoria y arquitectura del sistema: Definir la interfaz con el subsistema de memoria, incluido el movimiento de datos, el orden y el comportamiento de sincronización, asegurando un modelo limpio y escalable para el software y la futura expansión del sistema.
- Reconfiguración y modelo de ejecución: Liderar la arquitectura de configuración, programación y ejecución de cargas de trabajo en el tejido, incluido el soporte para múltiples kernels y la interacción con sistemas host.
- Gestión de energía y diseño de bajo consumo: Impulsar la arquitectura de energía en todo el diseño, incluidos el control de reloj, el reinicio, los dominios de energía y las estrategias de bajo consumo para cumplir con objetivos agresivos de energía y eficiencia.
- Codiseño HW/SW: Colaborar estrechamente con los equipos de compiladores y software para definir el modelo de ejecución de hardware, asegurando un mapeo eficiente de las cargas de trabajo en la arquitectura.
Especificaciones, documentación y revisiones: Redactar y gestionar los documentos de especificación de uArch para los bloques asignados; dirigir las revisiones de diseño con las partes interesadas de arquitectura, compiladores, DV y diseño físico.
- Mentoría y mejora de procesos: Ser mentor de ingenieros RTL senior y junior; revisar RTL, señalar riesgos de microarquitectura y hacer cumplir el estilo de codificación y los estándares de limpieza de lint en todo el equipo.
- Impulsar métricas PPA: Participar en bucles de análisis PPA: sintetizar bloques regularmente, revisar informes de área/temporización/potencia y realizar compensaciones basadas en datos frente a los requisitos de rendimiento y características.
- Colaboración con DV: Colaborar con los líderes de DV para definir/revisar los planes de verificación; proporcionar escenarios de prueba dirigidos para casos extremos de ejecución de gráficos, condiciones de contrapresión y transiciones de estado de energía.
- Puesta en marcha de silicio: Apoyar la puesta en marcha de silicio: contribuir con pautas de escaneo/ATPG, revisar la inserción de DFT y proporcionar asistencia de depuración a nivel de RTL durante la validación en laboratorio.
Cualificaciones y experiencia requeridas
- 8+ años de experiencia en diseño RTL con propiedad de tape-out de diseño basado en flujo de datos, redes en chip, subsistemas de memoria o integración de periféricos en un SoC de procesador o acelerador.
- Profunda competencia en SystemVerilog para RTL: limpio para síntesis, limpio de lint, consciente de la temporización; capaz de diseñar máquinas de estado complejas, árbitros, controladores de flujo de tokens y lógica de ruta de datos desde cero.
- Sólida comprensión de los modelos de ejecución paralela: arquitecturas de flujo de datos, SIMD o matrices sistólicas; familiaridad con los desafíos de hardware de la evaluación de reglas de disparo basadas en tokens y la sincronización productor-consumidor.
- Experiencia práctica con diseño de memoria en chip: envoltorios SRAM, scratchpad/TCM, banca e interfaces de registro mapeadas en memoria.
- Experiencia con técnicas RTL de bajo consumo: flujos basados en UPF, activación de reloj (clock gating), dominios de energía, registros de retención y lógica de activación AON.
- Familiaridad con al menos un protocolo de bus en chip estándar (AXI, AHB, APB, TileLink o equivalente a NoC) a nivel de implementación RTL.
- Experiencia llevando RTL a través de síntesis y cierre de temporización; capacidad para leer y actuar sobre restricciones SDC, informes STA y resúmenes de QoR de síntesis.
- Sólidas habilidades de comunicación escrita; capaz de producir especificaciones de uArch y material de revisión de diseño de forma independiente.
- Experiencia con cadenas de herramientas de compilador de memoria.
Cualificaciones y experiencia deseadas
- Propiedad previa de RTL de un motor de flujo de datos, unidad de procesamiento neuronal (NPU) o arquitectura DSP de transmisión con gestión explícita de tokens productor-consumidor.
- Experiencia colaborando con equipos de compiladores u optimización de gráficos para codiseñar modelos de ejecución de hardware y representaciones IR de gráficos.
- Familiaridad con RTL de controlador NVM (MRAM, RRAM), incluidos ECC, secuenciación de programación/borrado y casos de uso de almacenamiento de pesos de modelos.
- Experiencia con presupuestos de energía de clase IoT (sub-10 mW activo, sub-100 µW en espera) y las opciones de diseño RTL que requieren.
- Familiaridad con los estándares de seguridad funcional (ISO 26262, IEC 61508) aplicados a la detección de errores del tejido de ejecución y al aislamiento de dominios de energía.
- Exposición a formatos de gráficos de marcos de IA (ONNX, TFLite) y comprensión de cómo la compilación de gráficos se asigna a las primitivas de ejecución de hardware.
- Créditos de tape-out en un SoC de IA de borde, IoT o vestible a 12nm o inferior.
- Experiencia con verificación formal de lógica de control de flujo, ausencia de interbloqueo o cumplimiento de protocolos de bus.
Ofrecemos un salario base competitivo para este puesto, que generalmente oscila entre $200,000 y $275,000, además de un bono anual del 10%, capital significativo y beneficios integrales. La compensación final dependerá de la experiencia, el nivel y la ubicación, con flexibilidad para el candidato adecuado.
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