Estados Unidos
The MITRE Corporation
Meta
Ingeniero/a ASIC, Diseño Físico
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
El equipo de ingeniería de silicio de Meta está creando silicio de infraestructura personalizado para potenciar las demandas de cómputo de plataformas de hardware de IA, centros de datos y de próxima generación.
Como Ingeniero/a ASIC centrado/a en Diseño Físico, impulsarás la implementación física de ASICs personalizados desde el floorplanning hasta el tapeout, trabajando en un flujo de diseño de silicio full-custom. En este rol, colaborarás estrechamente con los equipos de diseño RTL, verificación e ingeniería de paquetes para entregar silicio de alto rendimiento y eficiencia energética que sustenta la infraestructura de Meta a escala.
Responsabilidades
- Ejecutar tareas de diseño físico, incluyendo floorplanning, placement, síntesis de árbol de reloj (clock tree synthesis), routing y cierre de temporización (timing closure) para diseños ASIC personalizados.
- Realizar análisis de temporización estática (static timing analysis) y trabajar para resolver violaciones de setup y hold en todos los corners de diseño y condiciones operativas.
- Colaborar con ingenieros de RTL y diseño lógico para asegurar que las directrices de diseño para la implementación física se cumplan en las primeras etapas del ciclo de diseño.
- Desarrollar y refinar scripts y metodologías de diseño físico para mejorar la automatización, la calidad de los resultados y el tiempo de entrega (turnaround time).
- Realizar análisis de potencia e implementar estrategias de optimización de potencia, incluyendo clock gating, partición de dominios de multi-voltaje y mitigación de caída de IR (IR drop).
- Ejecutar e interpretar comprobaciones de signoff de verificación física, incluyendo DRC, LVS y ERC, para asegurar el cumplimiento del diseño con las reglas de la fundición (foundry rules).
- Asociarse con ingenieros de paquetes y placas para definir mapas de bumps, redes de entrega de potencia y restricciones del anillo de E/S (IO ring constraints).
- Contribuir al desarrollo y documentación de flujos de diseño físico, mejores prácticas y metodologías reutilizables a nivel de bloque.
- Analizar y resolver problemas de congestión, integridad de señal y electromigración en bloques de diseño jerárquicos.
Requisitos Mínimos
- Tener actualmente, o estar en proceso de obtener, un título de Grado en Ciencias de la Computación, Ingeniería Informática, campo técnico relevante o experiencia práctica equivalente. El título debe completarse antes de unirse a Meta.
- 2+ años de experiencia en diseño físico ASIC, incluyendo trabajo práctico con placement, síntesis de árbol de reloj, routing y cierre de temporización.
- Experiencia con herramientas EDA de diseño físico estándar de la industria, como Synopsys IC Compiler, Cadence Innovus o equivalentes.
- Experiencia en la realización de análisis de temporización estática utilizando herramientas como Synopsys PrimeTime o equivalentes.
- Experiencia con flujos de verificación física, incluyendo signoff DRC y LVS utilizando Calibre o herramientas equivalentes.
- Experiencia en scripting con Tcl, Python o shell para automatizar tareas y flujos de diseño físico.
Cualificaciones Preferidas
- Experiencia con nodos de proceso avanzados (7nm o inferiores) y la complejidad de reglas de diseño asociadas.
- Familiaridad con técnicas de diseño de bajo consumo, incluyendo dominios de multi-voltaje, power gating y escalado dinámico de voltaje y frecuencia (DVFS).
- Experiencia con metodologías de diseño físico jerárquico para diseños ASIC grandes de millones de puertas.
- Experiencia en el diseño de silicio personalizado para centros de datos o infraestructura, desde la implementación a nivel de bloque hasta el tapeout.
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