Estados Unidos
Temple Health
Meta
Ingeniero/a ASIC, Diseño Físico
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Meta está creando silicio personalizado para potenciar la próxima generación de hardware de infraestructura y consumo, incluyendo aceleradores de centros de datos y dispositivos vestibles.
El equipo de Diseño Físico es responsable de traducir RTL en silicio fabricable y de alto rendimiento, encargándose de todo el flujo de implementación física, desde el floorplanning hasta el signoff. En este puesto, impulsarás la estrategia de diseño físico para bloques ASIC complejos, definirás metodologías de implementación y colaborarás estrechamente con los equipos de arquitectura, diseño y verificación para entregar chips que cumplan con exigentes objetivos de potencia, rendimiento y área en nodos de proceso avanzados.
Responsabilidades
- Liderar la implementación física de bloques ASIC complejos o chips completos, incluyendo floorplanning, placement, clock tree synthesis, routing y signoff en nodos de proceso avanzados.
- Definir e impulsar la metodología de diseño físico, el desarrollo de flujos y las mejores prácticas en toda la organización de diseño físico.
- Realizar y ser responsable del cierre de timing, incluyendo análisis estático de timing (STA), creación de restricciones de timing y signoff multi-corner multi-mode.
- Impulsar el análisis y la optimización de la integridad de potencia, incluyendo caída de IR, electromigración y técnicas de reducción de potencia dinámica.
- Colaborar con los equipos de diseño RTL y arquitectura para proporcionar feedback de diseño físico sobre decisiones de microarquitectura, viabilidad de floorplan y diseño para la fabricación (DFM).
- Asociarse con los equipos de layout personalizado y diseño de circuitos para integrar bloques analógicos y de señal mixta en el flujo de implementación física digital.
- Desarrollar y mantener scripts de diseño físico, flujos de automatización y runsets para mejorar la productividad del equipo y la calidad de la implementación.
- Realizar verificaciones de Design Rule Check (DRC) y Layout Versus Schematic (LVS), resolviendo violaciones en coordinación con la fundición y los equipos de diseño.
- Evaluar y calificar nuevas herramientas EDA y kits de diseño de procesos (PDK), proporcionando recomendaciones técnicas para mejorar los resultados de la implementación física.
- Mentorizar a otros ingenieros en técnicas de diseño físico, mejoras de flujos y metodología de signoff en todo el equipo.
Cualificaciones Mínimas
- Grado en Ciencias de la Computación, Ingeniería Informática, campo técnico relevante o experiencia práctica equivalente.
- 8+ años de experiencia en diseño físico ASIC, incluyendo propiedad práctica de flujos de implementación física completos desde floorplanning hasta tapeout.
- 8+ años de experiencia con herramientas EDA estándar de la industria para placement, routing, clock tree synthesis y signoff (ej. Synopsys IC Compiler, Cadence Innovus, Primetime, Calibre).
- Experiencia con análisis estático de timing, desarrollo de restricciones de timing y cierre multi-corner multi-mode en nodos de proceso avanzados (7nm o inferior).
- Experiencia definiendo y mejorando metodologías de diseño físico, flujos y scripts de automatización a nivel organizacional.
- Experiencia colaborando interfuncionalmente con equipos de diseño RTL, diseño de circuitos y verificación para resolver desafíos de implementación física.
Cualificaciones Preferidas
- Familiaridad con técnicas de diseño de bajo consumo, incluyendo power gating, implementación de dominios multi-voltaje y escalado dinámico de voltaje y frecuencia (DVFS).
- Dominio de lenguajes de scripting como Python o Tcl para la automatización de flujos EDA y el análisis de datos de diseño físico.
- Experiencia con 3D-IC, integración de chiplets o consideraciones de diseño físico de empaquetado avanzado.
- Experiencia con la implementación física de aceleradores de machine learning, arquitecturas de red sobre chip (NoC) o interfaces de memoria de alto ancho de banda (HBM).
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