Ingeniero de Verificación Senior

Estados Unidos

Austin, Texas, United States

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Sobre la oportunidad

Para una emocionante startup con financiación, que desarrolla tecnología de vanguardia para la próxima generación de comunicaciones de alta velocidad, buscamos un Ingeniero de Verificación Senior para impulsar la compleja actividad de verificación de diseño RTL en varios aspectos del diseño. Requisitos

Responsabilidades

Responsabilidades clave

Propiedad de la verificación de bloques/clusters de principio a fin desde cero.

Liderar los esfuerzos de arquitectura del banco de pruebas, definición del plan de verificación (Vplan) y cobertura funcional.

Trabajar en estrecha colaboración con los equipos de diseño, arquitectura, algoritmos y otros interesados.

Apoyar a otros miembros del equipo y mentorizar a ingenieros con menos experiencia.

Responsabilidades

Planificar y realizar la verificación de bloques de diseño digital de acuerdo con la especificación de diseño e interactuando con los ingenieros de diseño.

Construir entornos de verificación utilizando SystemVerilog y UVM.

Identificar y escribir todo tipo de medidas de cobertura para casos de esquina (corner-cases).

Depurar la funcionalidad con los ingenieros de diseño.

Realizar la recopilación de cobertura y seguir las métricas para cerrar la funcionalidad completa.

Requisitos

10+ años de experiencia – imprescindible

Haber completado al menos 2 o más ciclos completos de verificación de bloques/sistemas.

Conocimiento profundo del flujo de verificación VLSI, lenguajes y conceptos.

Verificación utilizando una de las metodologías conocidas (eRM, UVM).

Experiencia en rutas de datos o protocolos de datos, específicamente Ethernet - preferible

Idiomas

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