Estados Unidos
PwrQ Holdings LLC
Tenstorrent
Ingeniero de Diseño Físico: Interfaz Die-to-Die (RTL a GDSII)
Estados Unidos
Santa Clara, California, United States
Python
Traducción automática. Consulta el original.
Sobre la oportunidad
Tenstorrent está liderando la industria en tecnología de IA de vanguardia, revolucionando las expectativas de rendimiento, la facilidad de uso y la eficiencia de costes. Dado que la IA está redefiniendo el paradigma de la computación, las soluciones deben evolucionar para unificar las innovaciones en modelos de software, compiladores, plataformas, redes y semiconductores. Nuestro diverso equipo de tecnólogos ha desarrollado una CPU RISC-V de alto rendimiento desde cero, y comparte una pasión por la IA y un profundo deseo de construir la mejor plataforma de IA posible. Valoramos la colaboración, la curiosidad y el compromiso para resolver problemas difíciles. Estamos ampliando nuestro equipo y buscamos colaboradores de todas las categorías de antigüedad.
Tenstorrent busca un Ingeniero de Diseño Físico altamente cualificado para impulsar la implementación física crítica Die-to-Die (D2D) desde RTL hasta GDSII. Este puesto exige una profunda experiencia en el flujo completo de diseño físico con un enfoque específico en el cierre de interfaces D2D de alta velocidad para arquitecturas multi-die/chiplet.
Qué Aprenderás
Este puesto es un puesto remoto abierto a cualquier ubicación en EE. UU.
Damos la bienvenida a candidatos de varios niveles de experiencia para este puesto. Durante el proceso de entrevista, los candidatos serán evaluados para determinar el nivel apropiado, y las ofertas se alinearán con ese nivel, que puede diferir del indicado en esta publicación.
- Cómo implementar y cerrar interfaces D2D de vanguardia en arquitecturas avanzadas multi-die/chiplet.
- Estrategias avanzadas para co-optimizar el enrutamiento, la red de potencia y el timing para enlaces de alta velocidad entre dies.
- Técnicas de integración más profundas trabajando con equipos de PHY analógicos, incluyendo entrega de modelos (LEF/LIB) y diseño de interfaces basado en constraints.
- Cómo impulsar metodologías de PD repetibles y escalables para interfaces de alta velocidad que puedan ser aprovechadas en futuros chiplets y productos.
Este puesto requiere acceso a tecnología que requiere una licencia de exportación de EE. UU. para personas cuya nacionalidad o residencia permanente más reciente sea un país de los Grupos D:1, E1 o E2 de las Regulaciones de Administración de Exportaciones (EAR) de EE. UU.
Esta oferta de empleo está sujeta a que el solicitante sea elegible para acceder a tecnología controlada por la exportación de EE. UU. Debido a las leyes de exportación de EE. UU., incluidas las codificadas en las Regulaciones de Administración de Exportaciones (EAR) de EE. UU., la Compañía está obligada a garantizar el cumplimiento de estas leyes al transferir tecnología a nacionales de ciertos países (como los Grupos D:1, E1 y E2 de las EAR). Estos requisitos se aplican a personas ubicadas en EE. UU. y en todos los países fuera de EE. UU. Dado que el puesto ofrecido tendrá acceso directo y/o indirecto a información, sistemas o tecnologías sujetos a estas leyes, la oferta puede depender de su estado de ciudadanía/residencia permanente o de su capacidad para obtener la aprobación de una licencia previa del Departamento de Comercio de EE. UU. o de la agencia federal aplicable. Si el empleo no es posible debido a las leyes de exportación de EE. UU., cualquier oferta de empleo será rescindida.
Quién Eres
- Un Ingeniero de Diseño Físico ASIC experimentado con más de 5 años en nodos avanzados (7nm o inferior) y múltiples tapeouts exitosos.
- Sólido en la implementación de chip completo, cómodo gestionando bloques desde RTL hasta GDSII en síntesis, floorplanning, place-and-route, CTS y sign-off.
- Profundamente familiarizado con interfaces de alta velocidad (D2D, PCIe, HBM, SerDes) y los desafíos físicos que conllevan (timing, integridad de señal, integridad de potencia).
- Orientado al detalle y metódico con STA, constraints y cierre para diseños complejos y de alta velocidad.
- Un solucionador de problemas práctico que disfruta colaborando con equipos de analógico, digital y chip completo para depurar problemas difíciles.
- Aportar una sólida base académica: Grado/Máster en EE/CE o campo relacionado.
Qué Necesitamos
- Liderar la implementación física y el cierre de Die-to-Die (D2D), llevando PHYs/controladores D2D de alta velocidad desde la netlist hasta el tapeout.
- Gestionar el flujo completo de PD (RTL-a-GDSII): síntesis, floorplanning, P&R, CTS, optimización y sign-off.
- Impulsar el timing y la verificación, incluyendo STA completo (setup/hold), análisis SI (crosstalk, IR drop) y lograr DRC/LVS de calidad de sign-off.
- Mejorar y mantener metodologías de diseño físico, flujos y scripts de automatización (Tcl, Python), con un enfoque específico en el enrutamiento D2D, diseño de la red de potencia y cierre de timing.
- Colaborar estrechamente con los equipos de full-chip/chiplet para cumplir todos los requisitos de tapeout y con el equipo de diseño analógico para resolver problemas de interfaz (LEF/LIB, constraints, integración/depuración).
- Aplicar una sólida experiencia en herramientas EDA en Synopsys/Cadence/Mentor para implementación, análisis y verificación.
La compensación para todos los ingenieros en Tenstorrent oscila entre $100k y $500k, incluyendo la base y los objetivos de compensación variable. La experiencia, las habilidades, la educación, los antecedentes y la ubicación influyen en la oferta real realizada.
Tenstorrent ofrece un paquete de compensación y beneficios altamente competitivos, y somos un empleador que ofrece igualdad de oportunidades.
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