Ingénieur Vérification Senior

États-Unis

Austin, Texas, United States

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À propos du poste

Pour une start-up passionnante et bien financée, développant une technologie de pointe pour les communications à haute vitesse de nouvelle génération, nous recherchons un Ingénieur Vérification Senior pour mener des activités complexes de vérification de conception RTL sur divers aspects de la conception. Exigences

Responsabilités

Responsabilités clés

Prise en charge de la vérification de blocs/clusters de bout en bout, à partir de zéro.

Diriger les efforts d'architecture de banc de test, de définition de plan de test (Vplan) et de couverture fonctionnelle.

Travailler en étroite collaboration avec les équipes de conception, d'architecture, d'algorithmes et les autres parties prenantes.

Soutenir les autres membres de l'équipe et encadrer les ingénieurs moins expérimentés.

Responsabilités

Planifier et réaliser la vérification des blocs de conception numérique conformément aux spécifications de conception et en interaction avec les ingénieurs de conception.

Construire des environnements de vérification en utilisant SystemVerilog et UVM.

Identifier et écrire tous les types de mesures de couverture pour les cas limites (corner-cases).

Déboguer la fonctionnalité avec les ingénieurs de conception.

Effectuer la collecte de couverture et suivre les métriques pour finaliser la fonctionnalité complète.

Exigences

10+ années d'expérience – indispensable

A réalisé au moins 2 cycles de vérification complets de bloc/système ou plus.

Connaissance approfondie du flux de vérification VLSI, des langages et des concepts.

Vérification utilisant l'une des méthodologies connues (eRM, UVM).

Expérience dans les chemins de données ou les protocoles de données, spécifiquement Ethernet - souhaité

Langues

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