Estados Unidos
Redwood Materials
Astera Labs
Engenheiro(a) de Design Digital Sênior Principal
Estados Unidos
San Jose, California, United States
Tradução automática. Consulte o original.
Visão Geral da Função
Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade projetadas para fins específicos. Ao colaborar com hiperscalers e parceiros do ecossistema, a Astera Labs permite que as organizações liberem todo o potencial da IA moderna.
A Plataforma de Conectividade Inteligente da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com a suíte de software COSMOS da empresa para unificar diversos componentes em sistemas coesos e flexíveis que oferecem conectividade scale-up e scale-out de ponta a ponta.
O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implementem arquiteturas personalizadas para atender aos seus requisitos exclusivos de infraestrutura.
Descubra mais em asteralabs.com.
A Astera Labs está buscando um(a) Engenheiro(a) de Design Digital Sênior Principal para impulsionar a arquitetura e a implementação de designs digitais de próxima geração que potencializam a conectividade de infraestrutura de IA. Esta é uma função de liderança técnica de alto impacto onde você definirá estratégias de microarquitetura para melhor trade-off de energia, desempenho e área, assumirá decisões complexas de design em nível de chip e guiará múltiplos blocos do conceito à ativação de silício para produtos líderes do setor que suportam os protocolos PCIe Gen 6/7, CXL, UALink, UCI, Ethernet e DDR4/DDR5.
Como líder técnico sênior, você moldará metodologias de design, orientará equipes de engenharia e colaborará de forma multifuncional com equipes de verificação, design físico, DFT e pós-silício para entregar silício de alta performance e qualidade de produção. Você também influenciará decisões de roadmap e impulsionará a excelência em design em toda a organização, garantindo que a Astera Labs continue a definir o padrão para soluções de conectividade de IA.
Principais Responsabilidades
Arquitetura e Liderança Técnica
- Definir e impulsionar a microarquitetura de blocos digitais e subsistemas complexos em múltiplas linhas de produtos
- Estabelecer padrões arquiteturais e melhores práticas que escalam em toda a organização de design
- Fornecer orientação técnica e tomada de decisão sobre trade-offs críticos de design que impactam desempenho, energia e área
Execução e Propriedade do Design
- Liderar a implementação RTL de designs complexos desde a definição da arquitetura até o GDS e a ativação de silício
- Impulsionar restrições de temporização e estratégias de fechamento, e implementar metodologias robustas de Design-for-Test (DFT)
- Assumir responsabilidade pela qualidade do design, cronograma e entrega de produção bem-sucedida
Colaboração Multifuncional
- Colaborar com equipes de verificação para desenvolver planos de teste abrangentes, alcançar o fechamento de cobertura e depurar problemas complexos
- Colaborar com equipes de design físico, DFT e pós-silício para garantir integração e ativação perfeitas
- Trabalhar com equipes de firmware e software para otimizar interfaces de hardware-software
Mentoria e Excelência de Processos
- Orientar e desenvolver engenheiros juniores e seniores, elevando as capacidades técnicas da equipe
- Impulsionar a melhoria contínua dos processos de desenvolvimento de silício, automação de CAD e infraestrutura de design
- Contribuir para o compartilhamento de conhecimento organizacional e revisões técnicas
Qualificações Básicas
- Bacharelado em Engenharia Elétrica ou equivalente
- 12+ anos de experiência prática no desenvolvimento de produtos complexos de SoC/silício nos mercados de Servidores, Armazenamento e/ou Redes
- Experiência comprovada em definição de arquitetura, desenvolvimento de microarquitetura, codificação RTL, síntese e fechamento de temporização
- Profundo conhecimento de pelo menos um protocolo de alta velocidade: PCIe, CXL, Ethernet, DDR ou similar
- Experiência de produção com nós CMOS avançados (≤7nm)
- Proficiência com fluxos de design digital Cadence e/ou Synopsys
- Histórico comprovado de entrega de múltiplos designs de alta performance para produção
Qualificações Preferenciais
- Mestrado em Engenharia Elétrica ou área relacionada
- Experiência com múltiplos protocolos de alta velocidade (PCIe Gen 5/6, CXL, UALink, Ethernet, DDR4/DDR5)
- Colaboração prática com equipes de firmware embarcado e familiaridade com subsistemas RISC-V ou Arm
- Contribuições comprovadas para metodologia de design, automação de CAD ou melhorias de infraestrutura
- Experiência em liderar equipes técnicas ou impulsionar iniciativas multifuncionais em ambientes de data center
A faixa salarial é de $205,000 a $255,000 dependendo da experiência, nível e necessidade do negócio.
Esta função pode ser elegível para bônus discricionário, incentivos e benefícios.
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem diversas ideias, origens e experiências, e nós incentivamos ativamente todos com experiência relevante a se candidatarem, incluindo pessoas de cor, pessoas LGBTQ+ e não-binárias, veteranos, pais e indivíduos com deficiência.
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