Estados Unidos
PwrQ Holdings LLC
Astera Labs
Engenheiro Principal de Design Digital
Estados Unidos
San Jose, California, United States
Tradução automática. Consulte o original.
Sobre a oportunidade
Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade projetadas para fins específicos. Ao colaborar com hiperscalers e parceiros do ecossistema, a Astera Labs permite que as organizações liberem todo o potencial da IA moderna. A plataforma de conectividade inteligente da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com a suíte de software COSMOS da empresa para unificar diversos componentes em sistemas coesos e flexíveis que fornecem conectividade de scale-up e scale-out de ponta a ponta. O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implementem arquiteturas personalizadas para atender aos seus requisitos exclusivos de infraestrutura. Descubra mais em asteralabs.com.
Visão Geral da Função
Junte-se à Astera Labs como Engenheiro Principal de Design Digital para arquitetar e implementar designs digitais de próxima geração para soluções de conectividade de IA de alto desempenho. Você será responsável por blocos complexos, desde a microarquitetura até o bring-up do silício, impulsionando a implementação de RTL e colaborando com as equipes de verificação, design físico e DFT para entregar silício de qualidade de produção que suporte os protocolos PCIe Gen 6/7, CXL, UALink, UCI, Ethernet e DDR4/DDR5.
Esta função oferece a oportunidade de trabalhar com tecnologia de ponta na vanguarda da infraestrutura de IA, assumindo a responsabilidade por desafios críticos de design em um ambiente colaborativo e de ritmo acelerado, onde suas contribuições impactam diretamente os produtos implantados pelos principais hiperscalers do mundo.
Principais Responsabilidades
Propriedade e Execução do Design
- Desenvolver e implementar blocos e subsistemas digitais complexos, definindo a microarquitetura e impulsionando a implementação de RTL com um trade-off excepcional de energia, desempenho e área, utilizando tecnologias de silício melhores que 7nm.
- Liderar esforços para alcançar o fechamento de timing e implementar recursos de Design-for-Test (DFT) para desempenho ideal do design
- Impulsionar designs para produção, garantindo a responsabilidade pela qualidade, cronograma e sucesso geral do design
Verificação e Integração
- Colaborar com equipes de verificação para desenvolver planos de teste, alcançar o fechamento de cobertura e depurar problemas complexos
- Assumir a propriedade da integração de IP de terceiros e verificação em nível de bloco até o sign-off
- Trabalhar em estreita colaboração com equipes de pós-silício para facilitar o bring-up e a depuração do silício
Liderança Técnica
- Orientar engenheiros juniores no desenvolvimento de suas habilidades técnicas e expertise
- Contribuir ativamente para o desenvolvimento e melhoria dos processos de desenvolvimento de silício
- Impulsionar melhorias na metodologia de design, automação de CAD e iniciativas de automação
Qualificações Básicas
- Bacharelado em Engenharia Elétrica ou equivalente
- 10+ anos de experiência prática no desenvolvimento de produtos complexos de SoC/silício nos mercados de Servidores, Armazenamento e/ou Redes
- Experiência em definição de arquitetura, desenvolvimento de microarquitetura, codificação RTL, simulação funcional e síntese
- Forte compreensão de fechamento de timing, simulação em nível de porta (GLS) e implementação de DFT
- Profundo conhecimento em pelo menos um protocolo de alta velocidade: PCIe, CXL, Ethernet, DDR ou similar
- Experiência de produção com nós CMOS avançados (≤7nm)
- Proficiência com fluxos de design digital Cadence e/ou Synopsys
Qualificações Preferenciais
- Mestrado em Engenharia Elétrica ou área relacionada
- Histórico comprovado de entrega de múltiplos designs de alto desempenho para produção em ambientes de data center
- Colaboração prática com equipes de firmware embarcado; compreensão dos desafios de desenvolvimento de firmware
- Familiaridade com subsistemas de processadores embarcados padrão (RISC-V, Arm, etc.)
- Contribuições comprovadas para metodologia de design, automação de CAD ou infraestrutura de design
A faixa salarial é de $185,000 a $230,000 dependendo da experiência, nível e necessidade do negócio. Esta função pode ser elegível para bônus discricionário, incentivos e benefícios
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem diversas ideias, origens e experiências, e incentivamos ativamente todos com experiência relevante a se candidatar, incluindo pessoas de cor, pessoas LGBTQ+ e não-binárias, veteranos, pais e indivíduos com deficiência.
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