Canadá
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Astera Labs
Líder Técnico em Design Físico
Canadá
Toronto, Ontario, Canada
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
Astera Labs (NASDAQ: ALAB) fornece infraestrutura de IA em escala de rack por meio de soluções de conectividade projetadas para fins específicos. Ao colaborar com hyperscalers e parceiros do ecossistema, a Astera Labs permite que as organizações liberem todo o potencial da IA moderna. A plataforma de conectividade inteligente da Astera Labs integra tecnologias baseadas em semicondutores CXL®, Ethernet, NVLink, PCIe® e UALink™ com a suíte de software COSMOS da empresa para unificar diversos componentes em sistemas coesos e flexíveis que oferecem conectividade de scale-up e scale-out de ponta a ponta. O negócio de soluções de conectividade personalizadas da empresa complementa seu portfólio baseado em padrões, permitindo que os clientes implementem arquiteturas personalizadas para atender aos seus requisitos exclusivos de infraestrutura. Descubra mais em asteralabs.com.
Como Engenheiro Líder Técnico em Design Físico na Astera Labs, você desempenhará um papel crucial na condução do planejamento, coordenação e execução, apoiando o design do portfólio de ASICs de conectividade da Astera Labs usados nos principais provedores de serviços de nuvem, OEMs de servidores e redes do mundo. Esta função exige propriedade de STA de ponta a ponta em todas as fases de design, profundo conhecimento técnico e colaboração estreita com as equipes de RTL, design físico e verificação para garantir uma convergência de temporização robusta em todo o chip. Esta função é totalmente presencial e no local.
Principais Responsabilidades
- Conduzir o fechamento de temporização do RTL ao sign-off, garantindo temporização robusta em SoCs complexos.
- Desenvolver e validar restrições SDC, incluindo configuração MMMC, para permitir análise STA precisa e eficiente.
- Definir e gerenciar orçamentos de temporização de I/O em designs hierárquicos.
- Aplicar metodologias avançadas de sign-off em nós TSMC 7nm e inferiores, incluindo efeitos OCV/AOCV e PVT.
- Utilizar bibliotecas ETM para análise de temporização hierárquica e correlação, equilibrando tempo de execução e precisão.
- Fornecer feedback acionável de temporização nos níveis de bloco e de chip completo, incluindo análise de causa raiz e orientação de ECO.
- Gerenciar execuções STA de grande escala multi-corner/multi-mode com automação, particionamento e uso eficiente de recursos.
- Gerar e validar ECOs de temporização, em parceria com as equipes de design físico e RTL para fechamento rápido.
- Colaborar estreitamente com as equipes de design, implementação e verificação para impulsionar a convergência de temporização, fornecendo expertise e orientação em nível de sign-off.
Qualificações Básicas
- Bacharelado em Engenharia Elétrica ou Ciência da Computação é obrigatório; Mestrado é preferível.
- ≥5 anos de experiência em análise de temporização e sign-off para SoCs complexos em aplicações de Servidor, Armazenamento ou Rede.
- Experiência em restrições de temporização, metodologia STA e fechamento de temporização nos níveis de bloco e de chip completo.
- Forte conhecimento de fluxos de síntese, place-and-route, extração e equivalence checking em nós avançados (7nm ou inferiores).
- Proficiência com as ferramentas de design físico/STA da Cadence e/ou Synopsys.
- Forte habilidade de scripting (Tcl, Python, Perl).
- Capacidade de trabalhar de forma independente com forte priorização e uma mentalidade profissional focada no cliente.
Experiência Preferencial
- Familiaridade com desafios de temporização de SERDES de alta velocidade e PHY Ethernet.
- Conhecimento de metodologias ECO, ferramentas DFT e análise de cobertura de teste.
- Experiência trabalhando com fornecedores de IP para integração de RTL e hard-macro.
- Familiaridade com SystemVerilog/Verilog.
A faixa salarial base é $140,000 CAD – $180,000.00 CAD. Seu salário base será determinado com base em sua localização, experiência e remuneração de funcionários em posições semelhantes.
Sabemos que a criatividade e a inovação acontecem com mais frequência quando as equipes incluem diversas ideias, origens e experiências, e incentivamos ativamente todos com experiência relevante a se candidatar, incluindo pessoas de cor, pessoas LGBTQ+ e não-binárias, veteranos, pais e indivíduos com deficiência.
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