Celero Communications, Inc.

21 de out. de 2026

Engenheiro Sênior de Design de ASIC - DSP/Analógico/SerDes

Canadá

Ottawa, Ontario, Canada

Python

Tradução automática. Consulte o original.

Sobre a oportunidade

Engenheiro Sênior de Design de ASIC

Por que se juntar à Celero?

Na Celero, você terá a oportunidade de trabalhar em tecnologias de semicondutores desafiadoras e de alto desempenho na interseção de infraestrutura de IA, comunicações ópticas, DSP, SerDes e design de sinal misto. Você trabalhará em estreita colaboração com engenheiros experientes de várias disciplinas e terá a oportunidade de fazer contribuições significativas para produtos, desde a arquitetura até o silício.

A Celero Communications é uma startup de semicondutores empolgante e em rápido crescimento que desenvolve tecnologias inovadoras que impulsionam a infraestrutura de IA e data centers de próxima geração. Nossos produtos permitem conectividade óptica de alto desempenho e transceptores e modems ópticos de última geração. A Celero está em busca de um Engenheiro de Design de ASIC altamente qualificado e motivado para se juntar à nossa equipe e contribuir para o desenvolvimento de ASICs avançados para sistemas de comunicação óptica de alta velocidade. O candidato ideal terá forte experiência em design de ASIC digital combinada com experiência prática em tecnologias de DSP, Analógico e/ou SerDes.

Deveres e Responsabilidades

Projetar e implementar circuitos digitais de alto desempenho e blocos de ASIC usando Verilog e SystemVerilog.

Desenvolver e integrar funcionalidades de DSP, comunicação digital e SerDes de alta velocidade em designs complexos de ASIC.

Trabalhar em estreita colaboração com as equipes de Analógico, SerDes, DSP, Arquitetura, Verificação, Design Físico e Sistemas para desenvolver e integrar ASICs de sinal misto.

Participar do design e desenvolvimento de caminhos de dados de alta velocidade, blocos de processamento de sinal, lógica de controle e interfaces para sistemas de comunicação óptica.

Realizar síntese, análise de temporização, lint, equivalência formal, Clock Domain Crossing (CDC) e atividades relacionadas de implementação e signoff de ASIC.

Otimizar designs para desempenho, potência e área (PPA).

Realizar simulação e depuração de RTL para garantir a funcionalidade e o desempenho do design.

Contribuir para a integração em nível de bloco e de topo, verificação e bring-up de silício.

Participar de revisões de arquitetura e design e fornecer orientação técnica a outros engenheiros.

Colaborar com equipes multifuncionais para solucionar problemas complexos de design e de nível de sistema.

Desenvolver scripts e automação usando Python, Tcl ou linguagens similares para melhorar a eficiência de design e verificação.

Contribuir para o desenvolvimento de ASIC desde a arquitetura e RTL até o tapeout e validação de silício.

Qualificações Necessárias

Mestrado ou Doutorado em Engenharia Elétrica, Engenharia da Computação ou área técnica relacionada.

10+ anos de experiência em design de ASIC digital, com demonstração de responsabilidade por blocos ou subsistemas complexos de ASIC.

Proficiência sólida em Verilog e/ou SystemVerilog.

Compreensão sólida de princípios de design digital, design de RTL e metodologias de desenvolvimento de ASIC.

Experiência prática com fluxos de design de ASIC e ferramentas EDA padrão da indústria.

Conhecimento sólido em uma ou mais das seguintes áreas:

Processamento Digital de Sinais (DSP)

SerDes de alta velocidade

CIs Analógicos/de Sinal Misto

Comunicações digitais

Comunicações ópticas

Experiência trabalhando com algoritmos de DSP, arquiteturas de caminho de dados, FEC, equalização, modulação/demodulação ou outras tecnologias de comunicação de alta velocidade.

Compreensão de arquiteturas SerDes e interfaces de alta velocidade, incluindo caminhos de dados TX/RX, equalização, clocking e interfaces de sinal misto relacionadas.

Experiência em colaboração com equipes de design Analógico e de Sinal Misto e compreensão da interação entre blocos digitais, analógicos e SerDes.

Experiência com síntese, análise estática de temporização, Lint, CDC, verificação formal e simulação de RTL.

Familiaridade com metodologias de verificação como UVM e/ou verificação formal.

Conhecimento de técnicas de design de baixo consumo e otimização de PPA.

Fortes habilidades analíticas e de resolução de problemas.

Excelentes habilidades de comunicação e trabalho em equipe, com capacidade de trabalhar de forma eficaz em um ambiente de startup de ritmo acelerado.

Qualificações Preferenciais

Experiência em design de ASICs para comunicações ópticas, transceptores ópticos, comunicações coerentes ou redes de alta velocidade.

Experiência com DSP coerente, FEC, esquemas de modulação, equalização ou recuperação de dados de alta velocidade.

Experiência com arquiteturas SerDes, incluindo TX/RX, CDR, PLLs, CTLE, DFE, interfaces ADC/DAC ou circuitos de sinal misto de alta velocidade relacionados.

Experiência trabalhando com tecnologias avançadas de processo de semicondutores.

Experiência em levar ASICs desde a arquitetura/RTL até a síntese, implementação física, tapeout e bring-up de silício.

Experiência com MATLAB, Python, Tcl ou outras ferramentas de modelagem e automação.

Compreensão de padrões de comunicação óptica e protocolos de rede de alta velocidade.

Experiência trabalhando em uma startup ou ambiente de desenvolvimento de semicondutores de ritmo acelerado.

Idiomas

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