Efficient Computer

19 de set. de 2026

Engenheiro de Design Físico - Líder de Timing

Estados Unidos

San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States

Python

Tradução automática. Consulte o original.

Por que se juntar à Efficient?

Efficient Computer está repensando a computação do zero para resolver um dos maiores desafios da IA: a energia. Nossa arquitetura Fabric oferece uma melhoria de 10–100x na eficiência energética para computação de propósito geral, incluindo IA, ao mesmo tempo em que suporta linguagens de programação e frameworks de software familiares — abrindo novas possibilidades para máquinas autônomas, infraestrutura inteligente, wearables e sistemas espaciais. Com nosso primeiro processador, Electron E1, agora sendo entregue em volume e com mais de US$ 97 milhões em financiamento Série B anunciado recentemente, estamos acelerando as implantações de clientes e escalando nossa arquitetura para o desempenho de data center. Junte-se a nós para construir o hardware e o software que levam inteligência aonde for necessário e ajude a moldar a próxima geração de computação.

A Efficient está buscando um Engenheiro de Design Físico - Líder de Timing para se juntar à nossa equipe em crescimento. O Líder de Timing trabalhará de forma prática na convergência de timing e metodologia para o processador de propósito geral mais eficiente em energia do mundo. Esta função fará parte do recém-formado grupo de engenharia de hardware e terá como foco o design em tecnologias finfet de última geração. A função é multifuncional e somos uma equipe integrada e altamente interdisciplinar de engenheiros de classe mundial.

Esta é uma oportunidade única de entrar nos estágios iniciais de uma organização de engenharia de hardware e ter influência em nossos produtos à medida que avançamos das fases iniciais de desenvolvimento de produto para o lançamento no mercado e produção em volume escalonada. Junte-se à nossa equipe e nos ajude a moldar o futuro da computação na ponta e além!

Construa o próximo. Na Efficient, você enfrentará grandes desafios com espaço para assumir responsabilidade e causar impacto. Apoiamos você com remuneração competitiva, participação acionária, um match 401(k), benefícios pagos pela empresa, licença parental remunerada e flexibilidade — além de oportunidades para aprimorar suas habilidades e carreira à medida que escalamos.

Responsabilidades Principais

Liderar e desenvolver fluxos de Timing, metodologia para tecnologias de última geração baseadas em finfet e multi patterning do zero em Cadence Tempus ou Synopsys Primetime.

Ser responsável e liderar a convergência de timing de blocos IP, Subsistema e SOC.

Definir margem de timing, definições de cantos PVTRC, metodologia de extração, correlação de timing de signoff com SYN/PNR.

Desenvolver verificações de slew rate e glitch para garantir qualidade robusta do design.

Desenvolver verificações de timing personalizadas relativas à arquitetura proprietária de Ultra baixa potência da Efficient.

Trabalhar em estreita colaboração com a equipe RTL, DFT e fornecedores de IP para definir e gerenciar constraints SDC.

Ter um entendimento aprofundado de todos os colaterais para todos os IPs hard e soft utilizados pelo design.

Colaborar com a equipe de bring-up de produtos post-si para garantir uma boa correlação pre-si para post-si do ponto de vista de timing.

Trabalhar com recursos de fornecedores terceirizados e coordenar seu trabalho no domínio de timing.

Trabalhar continuamente na melhoria da consistência e eficiência do fluxo no contexto de múltiplas linhas de produtos.

Qualificações Necessárias

Mestrado em Engenharia Elétrica com 5+ anos de experiência na indústria ou Doutorado em Engenharia Elétrica com 3+ anos de experiência na indústria

Histórico comprovado de entrega de STA sign-off de IP/SS (ou SoC) para múltiplos tape-outs em tecnologias de processo de 12nm ou inferiores.

Experiência com fluxo EDA usando ferramentas Cadence/Synopsys/Mentor para STA/simulações (PT/Hspice) com design hierárquico e técnicas de abstração

Experiência prática em convergência de timing de designs de alta frequência e baixo consumo.

Conhecimento especializado em análise de timing estático, definição de constraints e exceções, definições de cantos/voltagem e margem de timing.

Experiência com implementação de baixo consumo típica na indústria e como a convergência de timing impacta o consumo de energia, garantindo que estejamos fazendo trade-offs ótimos.

Excelentes habilidades de scripting em TCL, shell e python.

Qualificações Desejadas

Conhecimento de arquitetura de computadores

Conhecimento de design físico e implementação de ASIC

Experiência em orçamento de sign-off de chip completo

Conhecimento de design de circuitos, física de dispositivos, tecnologia deep sub-micron e tecnologia SOI e suas implicações para o design físico

Proficiência com fluxo de design físico de nível industrial e construção prática de infraestrutura de fluxo CAD para engenheiros de PD.

Definição de constraints de design para análise de timing estático (síntese, pre/post-cts, sign-off) e definições de cantos/voltagem.

Experiência na integração de macro analógico ou de sinal misto no design de nível superior.

Oferecemos um salário base competitivo para esta função, geralmente variando de US$ 180,000 a US$ 260,000, mais um bônus anual de 10%, participação acionária significativa e benefícios abrangentes. A remuneração final dependerá da experiência, nível e localização, com flexibilidade para o candidato certo.

Idiomas

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Qualificações Necessárias

Qualificações Desejadas

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