Estados Unidos
The MITRE Corporation
Meta
Engenheiro(a) de ASIC, Design Físico
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
A equipe de engenharia de silício da Meta está construindo silício de infraestrutura customizado para potencializar as demandas de computação de IA, data center e plataformas de hardware de próxima geração.
Como Engenheiro(a) ASIC focado(a) em Design Físico, você impulsionará a implementação física de ASICs customizados, desde o floorplanning até o tapeout, trabalhando em um fluxo de design de silício full-custom. Neste papel, você colaborará estreitamente com as equipes de design RTL, verificação e engenharia de package para entregar silício de alta performance e eficiência energética que sustenta a infraestrutura da Meta em escala.
Responsabilidades
- Executar tarefas de design físico, incluindo floorplanning, placement, clock tree synthesis, routing e timing closure para designs de ASIC customizados
- Realizar análise de timing estático e trabalhar para resolver violações de setup e hold em todos os cantos de design e condições operacionais
- Colaborar com engenheiros de RTL e design lógico para garantir que as diretrizes de design para implementação física sejam atendidas no início do ciclo de design
- Desenvolver e refinar scripts e metodologias de design físico para melhorar a automação, a qualidade dos resultados e o tempo de resposta
- Conduzir análise de energia e implementar estratégias de otimização de energia, incluindo clock gating, particionamento de domínios de multi-voltagem e mitigação de queda de IR
- Executar e interpretar verificações de signoff de verificação física, incluindo DRC, LVS e ERC, para garantir a conformidade do design com as regras da foundry
- Atuar em parceria com engenheiros de package e placa para definir mapas de bump, redes de entrega de energia e restrições de IO ring
- Contribuir para o desenvolvimento e documentação de fluxos de design físico, melhores práticas e metodologias reutilizáveis em nível de bloco
- Analisar e resolver problemas de congestionamento, integridade de sinal e electromigração em blocos de design hierárquicos
Qualificações Mínimas
- Atualmente possuir, ou estar em processo de obtenção, de um diploma de Bacharel em Ciência da Computação, Engenharia da Computação, área técnica relevante ou experiência prática equivalente. O diploma deve ser concluído antes de ingressar na Meta
- 2+ anos de experiência em design físico de ASIC, incluindo trabalho prático com placement, clock tree synthesis, routing e timing closure
- Experiência com ferramentas EDA de design físico padrão da indústria, como Synopsys IC Compiler, Cadence Innovus ou equivalente
- Experiência em realizar análise de timing estático usando ferramentas como Synopsys PrimeTime ou equivalente
- Experiência com fluxos de verificação física, incluindo signoff DRC e LVS usando Calibre ou ferramentas equivalentes
- Experiência em scripting em Tcl, Python ou shell para automatizar tarefas e fluxos de design físico
Qualificações Preferenciais
- Experiência com nós de processo avançados (7nm ou abaixo) e complexidade associada de regras de design
- Familiaridade com técnicas de design de baixo consumo de energia, incluindo domínios de multi-voltagem, power gating e escalonamento dinâmico de voltagem e frequência
- Experiência com metodologias de design físico hierárquico para designs de ASIC grandes, com milhões de portas
- Exposição a design de silício customizado para data center ou infraestrutura, desde a implementação em nível de bloco até o tapeout
$114,000/ano a $172,000/ano + bônus + equity + benefícios
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