Estados Unidos
The MITRE Corporation
Meta
Engenheiro de Implementação ASIC - Verificação Estática
Estados Unidos
Sunnyvale, California, United States · Austin, Texas, United States
Python
Tradução automática. Consulte o original.
Sobre a oportunidade
Meta está contratando Engenheiros de Implementação Frontend ASIC em nossa organização de Infraestrutura. Estamos procurando indivíduos com experiência em implementação front-end de RTL para netlist, incluindo RTL Lint, análise CDC, restrições de timing, síntese para construir System on Chip (SoC) e IP eficientes para aplicações de data center.
Responsabilidades
- Realizar Clock Domain Crossing (CDC) Plano e Hierárquico e trabalhar com os designers para analisar os complexos crossings de domínio de clock e assinar o CDC.
- Realizar Verificações de Reset Domain Crossing (RDC) Plano e Hierárquico. Entender a Arquitetura de Reset trabalhando com as equipes de Design e FW e desenvolver grupos de reset e a sequência de reset correspondente para RDC.
- Realizar RTL Lint e trabalhar com os Designers para criar waivers.
- Realizar Análise DFT de RTL e melhorar a cobertura DFT para falhas Stuck-at.
- Executar Síntese Lógica/Física usando técnicas avançadas de otimização e gerar Netlist em Nível de Gate otimizado para Timing, Área e Potência.
- Desenvolver scripts de Automação e Metodologia para todas as ferramentas FE, incluindo (Lint, CDC, RDC).
- Trabalhar em estreita colaboração com os Engenheiros de Design, Engenheiros de DV, Engenheiros de Emulação para apoiá-los nas tarefas de handover. Interagir com Engenheiros de Design Físico e fornecer feedback de timing/congestionamento.
Qualificações Mínimas
Atualmente possui, ou está em processo de obtenção, um diploma de Bacharel em Ciência da Computação, Engenharia da Computação, área técnica relevante ou experiência prática equivalente. O diploma deve ser concluído antes de ingressar na Meta.
- Diploma de Bacharel em Ciência da Computação, Engenharia da Computação, área técnica relevante ou experiência prática equivalente.
- 2 anos de experiência em ferramentas de verificação estática.
- Experiência com Lint, Clock Domain & Reset Domain crossing.
- Experiência com assinatura SOC CDC.
- Conhecimento de Integração SOC (Clocking, Reset, PLL, etc.).
- Conhecimento de fluxos ASIC front-end.
- Experiência com design RTL usando SystemVerilog ou outro HDL.
- Experiência em comunicação com equipes internas funcionais e fornecedores.
Qualificações Preferenciais
- Experiência com Design Compiler, Spyglass, PrimeTime, Formality ou ferramentas equivalentes.
- Experiência em scripting e programação usando Perl/Python, TCL e Make.
- Experiência com Análise Netlist-CDC e melhoria de MTBF.
- Experiência no desenvolvimento de verificações baseadas em regras estruturais para RTL e Netlist.
- Conhecimento de bibliotecas de Timing/físicas, Memórias SRAM.
- Experiência com Integração de Design SOC e Implementação Front-End.
US$ 114,000/ano a US$ 172,000/ano + bônus + ações + benefícios
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