Engenheiro de Verificação Sênior

Estados Unidos

Austin, Texas, United States

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Sobre a oportunidade

Para uma startup empolgante e bem financiada, desenvolvendo tecnologia de ponta para comunicação de alta velocidade de próxima geração, procuramos um Engenheiro de Verificação Sênior para atuar na complexa atividade de verificação de design RTL em vários aspectos do design. Requisitos

Responsabilidades

Principais responsabilidades

Propriedade da verificação de blocos/clusters de ponta a ponta, do zero.

Liderar esforços de arquitetura de banco de testes, definição de Vplan e cobertura funcional.

Trabalhar em estreita colaboração com as equipes de design, arquitetura, algoritmos e outros stakeholders.

Apoiar outros membros da equipe e orientar engenheiros menos experientes.

Responsabilidades

Planejar e realizar a verificação de blocos de design digital de acordo com a especificação de design e interagindo com engenheiros de design.

Construir ambientes de verificação usando SystemVerilog e UVM.

Identificar e escrever todos os tipos de medidas de cobertura para casos de canto (corner-cases).

Depurar a funcionalidade com engenheiros de design.

Realizar coleta de cobertura e acompanhar as métricas para fechar a funcionalidade completa.

Requisitos

10+ anos de experiência – obrigatório

Realizou pelo menos 2 ou mais ciclos completos de verificação de bloco/sistema.

Conhecimento aprofundado em fluxo de verificação VLSI, linguagens e conceitos.

Verificação usando uma das metodologias conhecidas (eRM, UVM).

Experiência em data path ou protocolos de dados, especificamente Ethernet - preferencial

Idiomas

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Responsabilidades

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