Vereinigte Staaten
Redwood Materials
Apple
Custom Timing and Verification CAD Engineer
Vereinigte Staaten
Sunnyvale, California, United States · Austin, Texas, United States
Python
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Über die Stelle
Das kundenspezifische Silizium von Apple gehört zu den fortschrittlichsten der Welt – und um es perfekt zu machen, sind eine präzise Timing-Verifikation auf Transistorebene sowie eine formale Verifikation bei jedem Schritt erforderlich. Unser Team für Custom Timing CAD entwickelt und verantwortet die Abläufe, Tools und Methoden, die diese Verifikation ermöglichen. Wir suchen einen Ingenieur für den Berufseinstieg, der lernbereit und technisch neugierig ist und sich darauf freut, an der Schnittstelle von Schaltungsdesign und CAD-Engineering zu arbeiten.
BESCHREIBUNG
In dieser Rolle unterstützen und entwickeln Sie Abläufe für zwei der kritischsten Disziplinen bei der Abnahme (Sign-off) im Custom-IC-Design: Timing-Verifikation auf Transistorebene mit NanoTime und formale Verifikation mit ESP. Sie arbeiten eng mit Analog- und Digitaldesignern über mehrere Programme und Technologieknoten hinweg zusammen, unterstützen bei der Einrichtung von Abläufen, beheben Probleme und sorgen für ein sauberes Sign-off. Ihre Arbeit hat direkten Einfluss auf die Qualität und den Zeitplan der fortschrittlichsten Chips von Apple.
MINDESTQUALIFIKATIONEN
- Mindestens ein Bachelor-Abschluss in Elektrotechnik, Computertechnik, Informatik oder einem verwandten Bereich + 10 Jahre einschlägige Berufserfahrung
- Fundierte Programmier- oder Skripting-Erfahrung in Perl, Python, TCL oder einer ähnlichen Sprache
- Solides Verständnis von digitalem oder Custom-IC-Design und statischer Timing-Analyse durch Studienleistungen oder Praktika
BEVORZUGTE QUALIFIKATIONEN
- Praktische Erfahrung mit Tools für Timing- und formale Verifikation auf Transistorebene wie NanoTime, ESP, PrimeTime oder HSPICE, einschließlich der Verantwortung für Abläufe und der Methodenentwicklung
- Fundierte Kenntnisse in dynamischer Logik, Speicher-Arrays oder Mixed-Signal-Schaltungstechniken sowie die Fähigkeit, komplexe Timing- und Verifikationsprobleme eigenständig zu beheben
- Erfahrung mit SPICE-Netzlisten, Gerätemodellen und Formaten zur parasitären Extraktion wie DSPF oder SPF im Kontext des Timing-Sign-offs
- Erfahrung mit formalen Verifikationsmethoden und SystemVerilog RTL, einschließlich der Äquivalenzprüfung von RTL zu Schaltplänen
- Nachweisliche Erfolge bei der Förderung der funktionsübergreifenden Zusammenarbeit mit Design-, Layout- und EDA-Anbieterteams zur Lösung von Tool- und Methodenproblemen
- Erfahrung in der Entwicklung oder Mitwirkung an organisationsweiten CAD-Methodendokumentationen und Best Practices
- Vertrautheit mit KI/ML-gesteuerten CAD-Workflows und Interesse an der Anwendung von GenAI-Techniken auf die Automatisierung von Abläufen und Timing-Analysen
- Starke Kommunikationsfähigkeit mit der Fähigkeit, technische Arbeiten sowohl Kollegen als auch dem Management klar zu präsentieren und die Lösung von Problemen teamübergreifend voranzutreiben
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