Vereinigte Staaten
Redwood Materials
Astera Labs
Principal Physical Design Engineer, STA
Vereinigte Staaten
San Jose, California, United States
Python
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Über die Stelle
Astera Labs (NASDAQ: ALAB) bietet Rack-Scale-KI-Infrastruktur durch spezialisierte Konnektivitätslösungen. Durch die Zusammenarbeit mit Hyperscalern und Ökosystempartnern ermöglicht Astera Labs Organisationen, das volle Potenzial moderner KI auszuschöpfen. Die Intelligent Connectivity Platform von Astera Labs integriert CXL®, Ethernet, NVLink, PCIe® und UALink™ Halbleitertechnologien mit der COSMOS-Software-Suite des Unternehmens, um verschiedene Komponenten zu kohärenten, flexiblen Systemen zu vereinen, die End-to-End-Scale-up und Scale-out-Konnektivität liefern. Das Geschäft mit kundendefinierten Konnektivitätslösungen ergänzt das standardbasierte Portfolio des Unternehmens und ermöglicht es Kunden, maßgeschneiderte Architekturen zu implementieren, um ihre spezifischen Infrastrukturanforderungen zu erfüllen. Erfahren Sie mehr unter asteralabs.com asteralabs.com/.
Überblick
Als Principal Physical Design Engineer (STA) bei Astera Labs spielen Sie eine entscheidende Rolle bei der Planung, Koordination und Ausführung zur Unterstützung des Designs der Konnektivitäts-ASICs von Astera Labs, die in den weltweit führenden Cloud-Service-Providern, Server- und Netzwerkausrüstern eingesetzt werden. Diese Rolle erfordert die End-to-End-STA-Verantwortung über die Designphasen hinweg, tiefgreifende technische Expertise und eine enge Zusammenarbeit mit den RTL-, Physical Design- und Verifikationsteams, um eine robuste Timing-Konvergenz des gesamten Chips sicherzustellen. Diese Stelle ist vollständig vor Ort und persönlich zu besetzen.
Hauptverantwortlichkeiten
- Leitung der Timing-Schließung von RTL bis zum Sign-off, um robustes Timing über komplexe SoCs hinweg sicherzustellen.
- Entwicklung und Validierung von SDC-Constraints, einschließlich MMMC-Setup, um eine genaue und effiziente STA-Analyse zu ermöglichen.
- Definition und Verwaltung von I/O-Timing-Budgets über hierarchische Designs hinweg.
- Anwendung fortschrittlicher Sign-off-Methoden bei TSMC 7nm und darunter, einschließlich OCV/AOCV und PVT-Effekten.
- Nutzung von ETM-Bibliotheken für hierarchische Timing-Analysen und Korrelation, um Laufzeit und Genauigkeit auszubalancieren.
- Bereitstellung von umsetzbarem Timing-Feedback auf Block- und Chip-Ebene, einschließlich Ursachenanalyse und ECO-Leitlinien.
- Verwaltung von groß angelegten Multi-Corner/Multi-Mode-STA-Läufen mit Automatisierung, Partitionierung und effizienter Ressourcennutzung.
- Generierung und Validierung von Timing-ECOs in Zusammenarbeit mit den Physical Design- und RTL-Teams zur schnellen Schließung.
- Enge Zusammenarbeit mit den Design-, Implementierungs- und Verifikationsteams, um die Timing-Konvergenz voranzutreiben und Expertise und Anleitung auf Sign-off-Ebene bereitzustellen.
Grundlegende Qualifikationen
- Bachelor-Abschluss in Elektrotechnik oder Informatik erforderlich; Master bevorzugt.
- Mindestens 10 Jahre Erfahrung in Timing-Analyse und Sign-off für komplexe SoCs in Server-, Storage- oder Netzwerkanwendungen.
- Expertise in Timing-Constraints, STA-Methodik und Timing-Schließung auf Block- und Chip-Ebene.
- Fundierte Kenntnisse der Synthese-, Platzierungs- und Routing-, Extraktions- und Äquivalenzprüfungs-Flows in fortschrittlichen Knoten (7nm oder darunter).
- Beherrschung der Physical Design/STA-Toolchains von Cadence und/oder Synopsys.
- Starke Skripting-Fähigkeiten (Tcl, Python, Perl).
- Fähigkeit, selbstständig mit starker Priorisierung und einem professionellen, kundenorientierten Mindset zu arbeiten.
Bevorzugte Erfahrung
- Vertrautheit mit Timing-Herausforderungen bei High-Speed-SerDes oder Ethernet-PHYs.
- Kenntnisse von ECO-Methoden, DFT-Tools und Testabdeckungsanalysen.
- Erfahrung in der Zusammenarbeit mit IP-Anbietern für die Integration von RTL und Hard-Macros.
- Vertrautheit mit SystemVerilog/Verilog.
Die Spanne für das Grundgehalt liegt bei USD 209,000.00 USD – USD 250,000.00. Ihr Grundgehalt wird basierend auf Ihrem Standort, Ihrer Erfahrung und der Vergütung von Mitarbeitern in vergleichbaren Positionen festgelegt.
Wir wissen, dass Kreativität und Innovation häufiger entstehen, wenn Teams verschiedene Ideen, Hintergründe und Erfahrungen einbringen. Wir ermutigen jeden mit relevanter Erfahrung aktiv zur Bewerbung, einschließlich People of Color, LGBTQ+ und nicht-binärer Personen, Veteranen, Eltern und Menschen mit Behinderungen.
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