Vereinigte Staaten
Redwood Materials
Astera Labs
Senior Principal Digital Design Engineer
Vereinigte Staaten
San Jose, California, United States
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Rollenübersicht
Astera Labs (NASDAQ: ALAB) bietet KI-Infrastruktur im Rack-Maßstab durch zweckbestimmte Konnektivitätslösungen. Durch die Zusammenarbeit mit Hyperscalern und Ökosystempartnern ermöglicht Astera Labs Organisationen, das volle Potenzial moderner KI auszuschöpfen.
Die Intelligent Connectivity Platform von Astera Labs integriert CXL®, Ethernet, NVLink, PCIe® und UALink™-Halbleitertechnologien mit der COSMOS-Software-Suite des Unternehmens, um diverse Komponenten zu kohärenten, flexiblen Systemen zu vereinen, die eine durchgängige Scale-up- und Scale-out-Konnektivität bieten.
Das Geschäft mit kundenspezifischen Konnektivitätslösungen des Unternehmens ergänzt das standardbasierte Portfolio und ermöglicht es Kunden, maßgeschneiderte Architekturen bereitzustellen, um ihre individuellen Infrastrukturanforderungen zu erfüllen.
Erfahren Sie mehr unter asteralabs.com.
Astera Labs sucht einen Senior Principal Digital Design Engineer, der die Architektur und Implementierung von digitalen Designs der nächsten Generation vorantreibt, die die Konnektivität der KI-Infrastruktur ermöglichen. Dies ist eine technisch führende Rolle mit hoher Wirkung, in der Sie Mikroarchitekturstrategien für bessere Kompromisse bei Stromverbrauch, Leistung und Fläche definieren, komplexe Chip-Level-Designentscheidungen treffen und mehrere Blöcke vom Konzept bis zum Silicon Bring-up für branchenführende Produkte leiten, die PCIe Gen 6/7, CXL, UALink, UCI, Ethernet und DDR4/DDR5 Protokolle unterstützen.
Als erfahrener technischer Leiter gestalten Sie Designmethoden, betreuen Ingenieurteams und arbeiten funktionsübergreifend mit Verifikations-, Physical Design-, DFT- und Post-Silicon-Teams zusammen, um leistungsstarke, produktionsreife Siliziumchips zu liefern. Sie werden auch Roadmap-Entscheidungen beeinflussen und Design-Exzellenz in der gesamten Organisation vorantreiben, um sicherzustellen, dass Astera Labs weiterhin den Standard für KI-Konnektivitätslösungen setzt.
Hauptverantwortlichkeiten
Architektur & Technische Führung
- Definieren und Vorantreiben der Mikroarchitektur für komplexe digitale Blöcke und Subsysteme über mehrere Produktlinien hinweg
- Festlegen von Architekturstandards und Best Practices, die sich über die Designorganisation skalieren lassen
- Bereitstellung technischer Anleitung und Entscheidungsfindung bei kritischen Design-Kompromissen, die Leistung, Stromverbrauch und Fläche beeinflussen
Designausführung & Verantwortung
- Leitung der RTL-Implementierung komplexer Designs von der Architekturspezifikation bis GDS und Silicon Bring-up
- Vorantreiben von Timing-Constraints und Closure-Strategien sowie Implementierung robuster Design-for-Test (DFT)-Methoden
- Verantwortung für Designqualität, Zeitplan und erfolgreiche Produktionslieferung
Funktionsübergreifende Zusammenarbeit
- Zusammenarbeit mit Verifikationsteams zur Entwicklung umfassender Testpläne, Erreichung der Coverage-Closure und Behebung komplexer Probleme
- Zusammenarbeit mit Physical Design-, DFT- und Post-Silicon-Teams zur Gewährleistung nahtloser Integration und Bring-up
- Zusammenarbeit mit Firmware- und Softwareteams zur Optimierung von Hardware-Software-Schnittstellen
Mentoring & Prozess Exzellenz
- Mentoring und Entwicklung von Junior- und Senior-Ingenieuren zur Steigerung der technischen Fähigkeiten des Teams
- Vorantreiben der kontinuierlichen Verbesserung von Siliziumentwicklungsprozessen, CAD-Automatisierung und Design-Infrastruktur
- Beitrag zum Wissensaustausch in der Organisation und zu technischen Überprüfungen
Grundlegende Qualifikationen
- Bachelor-Abschluss in Elektrotechnik oder einem vergleichbaren Fachgebiet
- 12+ Jahre praktische Erfahrung in der Entwicklung komplexer SoC/Siliziumprodukte für Server-, Storage- und/oder Netzwerk-Märkte
- Nachgewiesene Expertise in Architekturdefinition, Mikroarchitekturentwicklung, RTL-Codierung, Synthese und Timing Closure
- Tiefgreifende Kenntnisse mindestens eines Hochgeschwindigkeitsprotokolls: PCIe, CXL, Ethernet, DDR oder ähnlich
- Produktionserfahrung mit fortschrittlichen CMOS-Knoten (≤7nm)
- Kenntnisse der digitalen Design-Flows von Cadence und/oder Synopsys
- Nachweisliche Erfolgsbilanz bei der Auslieferung mehrerer Hochleistungsdesigns in die Produktion
Bevorzugte Qualifikationen
- Master-Abschluss in Elektrotechnik oder einem verwandten Fachgebiet
- Erfahrung mit mehreren Hochgeschwindigkeitsprotokollen (PCIe Gen 5/6, CXL, UALink, Ethernet, DDR4/DDR5)
- Praktische Zusammenarbeit mit Embedded-Firmware-Teams und Kenntnisse von RISC-V- oder Arm-Subsystemen
- Nachgewiesene Beiträge zur Designmethodik, CAD-Automatisierung oder Infrastrukturverbesserungen
- Erfahrung in der Leitung technischer Teams oder der Steuerung funktionsübergreifender Initiativen in Rechenzentrumsumgebungen
Gehaltsspanne beträgt $205,000 bis $255,000 abhängig von Erfahrung, Niveau und Geschäftsanforderungen.
Diese Rolle kann Anspruch auf einen diskretionären Bonus, Anreize und Leistungen haben.
Wir wissen, dass Kreativität und Innovation häufiger entstehen, wenn Teams vielfältige Ideen, Hintergründe und Erfahrungen einbringen. Wir ermutigen aktiv alle mit relevanter Erfahrung zur Bewerbung, einschließlich People of Color, LGBTQ+ und nicht-binärer Personen, Veteranen, Eltern und Menschen mit Behinderungen.
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