Celero Communications, Inc.

21.10.2026

Senior ASIC Design Engineer - DSP/Analog/SerDes

Kanada

Ottawa, Ontario, Kanada

Python

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Über die Stelle

Senior ASIC Design Engineer

Warum bei Celero einsteigen?

Bei Celero haben Sie die Möglichkeit, an anspruchsvollen Hochleistungs-Halbleitertechnologien an der Schnittstelle von KI-Infrastruktur, optischer Kommunikation, DSP, SerDes und Mixed-Signal-Design zu arbeiten. Sie arbeiten eng mit erfahrenen Ingenieuren aus verschiedenen Disziplinen zusammen und haben die Chance, maßgeblich zu Produkten von der Architektur bis zum Silizium beizutragen.

Celero Communications ist ein spannendes und schnell wachsendes Halbleiter-Startup, das innovative Technologien für die KI-Infrastruktur und Rechenzentren der nächsten Generation entwickelt. Unsere Produkte ermöglichen leistungsstarke optische Konnektivität sowie optische Transceiver und Modems der nächsten Generation. Celero sucht einen hochqualifizierten und motivierten ASIC Design Engineer, der unser Team verstärkt und zur Entwicklung fortschrittlicher ASICs für Hochgeschwindigkeits-Kommunikationssysteme beiträgt. Der ideale Kandidat verfügt über fundierte Expertise im digitalen ASIC-Design sowie praktische Erfahrung mit DSP-, Analog- und/oder SerDes-Technologien.

Aufgaben & Verantwortlichkeiten

Entwurf und Implementierung von digitalen Hochleistungsschaltungen und ASIC-Blöcken unter Verwendung von Verilog und SystemVerilog.

Entwicklung und Integration von DSP-, digitaler Kommunikations- und Hochgeschwindigkeits-SerDes-Funktionalität in komplexe ASIC-Designs.

Enge Zusammenarbeit mit den Teams für Analog, SerDes, DSP, Architektur, Verifikation, Physical Design und Systems bei der Entwicklung und Integration von Mixed-Signal-ASICs.

Mitwirkung am Entwurf und der Entwicklung von Hochgeschwindigkeits-Datenpfaden, Signalverarbeitungsblöcken, Steuerlogik und Schnittstellen für optische Kommunikationssysteme.

Durchführung von Synthese, Timing-Analyse, Linting, formaler Äquivalenzprüfung, Clock Domain Crossing (CDC) sowie damit verbundenen ASIC-Implementierungs- und Signoff-Aktivitäten.

Optimierung der Designs hinsichtlich Performance, Power und Area (PPA).

Durchführung von RTL-Simulationen und Debugging zur Sicherstellung der Designfunktionalität und -leistung.

Beitrag zur Integration auf Block- und Top-Level-Ebene, Verifikation und Silicon Bring-up.

Teilnahme an Architektur- und Design-Reviews sowie technische Beratung anderer Ingenieure.

Zusammenarbeit mit funktionsübergreifenden Teams zur Fehlerbehebung bei komplexen Design- und Systemproblemen.

Entwicklung von Skripten und Automatisierungslösungen unter Verwendung von Python, Tcl oder ähnlichen Sprachen zur Steigerung der Effizienz bei Design und Verifikation.

Beitrag zur ASIC-Entwicklung von der Architektur und RTL bis hin zum Tapeout und der Silizium-Validierung.

Erforderliche Qualifikationen

Master-Abschluss oder Promotion in Elektrotechnik, Informationstechnik oder einem verwandten technischen Fachbereich.

10+ Jahre Erfahrung im digitalen ASIC-Design mit nachgewiesener Verantwortung für komplexe ASIC-Blöcke oder Subsysteme.

Fundierte Kenntnisse in Verilog und/oder SystemVerilog.

Starkes Verständnis von Prinzipien des digitalen Designs, RTL-Design und ASIC-Entwicklungsmethodiken.

Praktische Erfahrung mit ASIC-Design-Flows und branchenüblichen EDA-Tools.

Fundierte Kenntnisse in einem oder mehreren der folgenden Bereiche:

Digitale Signalverarbeitung (DSP)

Hochgeschwindigkeits-SerDes

Analog/Mixed-Signal-ICs

Digitale Kommunikation

Optische Kommunikation

Erfahrung mit DSP-Algorithmen, Datenpfad-Architekturen, FEC, Entzerrung, Modulation/Demodulation oder anderen Hochgeschwindigkeits-Kommunikationstechnologien.

Verständnis von SerDes-Architekturen und Hochgeschwindigkeitsschnittstellen, einschließlich TX/RX-Datenpfaden, Entzerrung, Taktung und zugehörigen Mixed-Signal-Schnittstellen.

Erfahrung in der Zusammenarbeit mit Analog- und Mixed-Signal-Designteams sowie Verständnis für das Zusammenspiel zwischen digitalen, analogen und SerDes-Blöcken.

Erfahrung mit Synthese, statischer Timing-Analyse, Linting, CDC, formaler Verifikation und RTL-Simulation.

Vertrautheit mit Verifikationsmethodiken wie UVM und/oder formaler Verifikation.

Kenntnisse in Low-Power-Designtechniken und PPA-Optimierung.

Ausgeprägte analytische Fähigkeiten und Problemlösungskompetenz.

Exzellente Kommunikations- und Teamfähigkeit sowie die Fähigkeit, effektiv in einem schnelllebigen Startup-Umfeld zu arbeiten.

Bevorzugte Qualifikationen

Erfahrung im Design von ASICs für optische Kommunikation, optische Transceiver, kohärente Kommunikation oder Hochgeschwindigkeits-Netzwerke.

Erfahrung mit kohärenter DSP, FEC, Modulationsverfahren, Entzerrung oder Hochgeschwindigkeits-Datenwiederherstellung.

Erfahrung mit SerDes-Architekturen, einschließlich TX/RX, CDR, PLLs, CTLE, DFE, ADC/DAC-Schnittstellen oder verwandten Hochgeschwindigkeits-Mixed-Signal-Schaltungen.

Erfahrung in der Arbeit mit fortschrittlichen Halbleiter-Prozesstechnologien.

Erfahrung darin, ASICs von der Architektur/RTL über Synthese, physische Implementierung und Tapeout bis hin zum Silicon Bring-up zu begleiten.

Erfahrung mit MATLAB, Python, Tcl oder anderen Modellierungs- und Automatisierungstools.

Verständnis von Standards der optischen Kommunikation und Hochgeschwindigkeits-Netzwerkprotokollen.

Erfahrung in der Arbeit in einem Startup oder einem schnelllebigen Halbleiter-Entwicklungsumfeld.

Sprachen

Senior ASIC Design Engineer - DSP/Analog/SerDes

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