Vereinigte Staaten
SanMar- External
Meta
ASIC-Ingenieur, Physical Design
Vereinigte Staaten
Sunnyvale, California, United States · Austin, Texas, United States
Python
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Über die Stelle
Meta entwickelt kundenspezifische Siliziumchips, um die nächste Generation von Infrastruktur- und Consumer-Hardware zu ermöglichen, einschließlich Rechenzentrumsbeschleunigern und Wearable Devices.
Das Team Physical Design ist verantwortlich für die Umwandlung von RTL in herstellbare Hochleistungs-ASICs, indem es den gesamten physischen Implementierungsfluss vom Floorplanning bis zum Signoff verantwortet. In dieser Rolle treiben Sie die Strategie für das physische Design komplexer ASIC-Blöcke voran, definieren Implementierungsmethoden und arbeiten eng mit den Architektur-, Design- und Verifikationsteams zusammen, um Chips zu liefern, die aggressive Leistungs-, Performance- und Flächenziele bei fortschrittlichen Prozesstechnologien erfüllen.
Aufgaben
- Führung der physischen Implementierung komplexer ASIC-Blöcke oder ganzer Chips, einschließlich Floorplanning, Platzierung, Clock Tree Synthesis, Routing und Signoff über fortschrittliche Prozesstechnologien hinweg
- Definition und Steuerung der Methodik für das physische Design, der Flow-Entwicklung und der Best Practices für die gesamte Organisation für physisches Design
- Durchführung und Verantwortung für die Timing-Schließung, einschließlich statischer Timing-Analyse, Erstellung von Timing-Constraints und Multi-Corner-Multi-Mode-Signoff
- Durchführung der Power-Integritätsanalyse und -optimierung, einschließlich IR-Drop, Elektromigration und Techniken zur Reduzierung der dynamischen Leistung
- Zusammenarbeit mit den RTL-Design- und Architekturteams, um Feedback zum physischen Design für Mikroarchitekturentscheidungen, Floorplan-Machbarkeit und Design-for-Manufacturability zu geben
- Zusammenarbeit mit den Custom-Layout- und Schaltungsdesignteams, um analoge und Mixed-Signal-Blöcke in den digitalen physischen Implementierungsfluss zu integrieren
- Entwicklung und Pflege von Skripten für das physische Design, Automatisierungsflüssen und Runsets zur Verbesserung der Produktivität des Teams und der Implementierungsqualität
- Durchführung von Design Rule Checks und Layout-vs.-Schematic-Verifizierungen, Behebung von Verstößen in Abstimmung mit Foundry- und Designteams
- Bewertung und Qualifizierung neuer EDA-Tools und Process Design Kits, Bereitstellung technischer Empfehlungen zur Verbesserung der Ergebnisse der physischen Implementierung
- Mentoring anderer Ingenieure in Techniken des physischen Designs, Flow-Verbesserungen und Signoff-Methodik im gesamten Team
Mindestanforderungen
- Bachelor-Abschluss in Informatik, Computertechnik, einem relevanten technischen Fachgebiet oder gleichwertige praktische Erfahrung
- 8+ Jahre Erfahrung im ASIC Physical Design, einschließlich praktischer Verantwortung für vollständige physische Implementierungsflüsse vom Floorplanning bis zum Tapeout
- 8+ Jahre Erfahrung mit branchenüblichen EDA-Tools für Platzierung, Routing, Clock Tree Synthesis und Signoff (z. B. Synopsys IC Compiler, Cadence Innovus, Primetime, Calibre)
- Erfahrung mit statischer Timing-Analyse, Entwicklung von Timing-Constraints und Multi-Corner-Multi-Mode-Closure bei fortschrittlichen Prozesstechnologien (7nm oder darunter)
- Erfahrung in der Definition und Verbesserung von Methodiken für das physische Design, Flows und Automatisierungsskripten auf Organisationsebene
- Erfahrung in der funktionsübergreifenden Zusammenarbeit mit RTL-Design-, Schaltungsdesign- und Verifikationsteams zur Lösung von Herausforderungen bei der physischen Implementierung
Bevorzugte Qualifikationen
- Kenntnisse von Low-Power-Designtechniken, einschließlich Power Gating, Implementierung von Multi-Voltage-Domains und Dynamic Voltage and Frequency Scaling
- Kenntnisse in Skriptsprachen wie Python oder Tcl für die Automatisierung von EDA-Flüssen und die Analyse von Daten des physischen Designs
- Erfahrung mit 3D-IC, Chiplet-Integration oder physikalischen Designaspekten fortschrittlicher Verpackungen
- Erfahrung mit der physischen Implementierung von machine learning-Beschleunigern, Network-on-Chip-Architekturen oder High-Bandwidth-Memory-Schnittstellen
$178,000/Jahr bis $250,000/Jahr + Bonus + Aktienoptionen + Sozialleistungen
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