Estados Unidos
Be Structured Technology Group
Efficient Computer
Engenheiro(a) Líder de Design RTL
Estados Unidos
San Francisco, California, United States · Pittsburgh, Pennsylvania, United States · Austin, Texas, United States
Tradução automática. Consulte o original.
Sobre a oportunidade
Efficient Computer está repensando a computação do zero para resolver um dos maiores desafios da IA: a energia. Nossa arquitetura Fabric oferece uma melhoria de 10–100x na eficiência energética para computação de propósito geral, incluindo IA, ao mesmo tempo em que suporta linguagens de programação e frameworks de software familiares — abrindo novas possibilidades para máquinas autônomas, infraestrutura inteligente, wearables e sistemas espaciais. Com nosso primeiro processador, Electron E1, agora sendo enviado em volume e mais de US$ 97 milhões em financiamento Série B recentemente anunciado, estamos acelerando as implantações de clientes e escalando nossa arquitetura para o desempenho de data center. Junte-se a nós para construir o hardware e o software que levam inteligência aonde for necessário e ajude a moldar a próxima geração de computação.
Estamos procurando um(a) Engenheiro(a) Líder de Design RTL para ser responsável pela definição de microarquitetura e implementação de RTL em todo o fabric de execução de fluxo de dados, subsistema de memória, interconexão/NoC no chip, lógica de baixo consumo e integração de IP periférico padrão (RiscV, NVM, I2S, I2C). Você trabalhará desde a especificação da arquitetura até o RTL pronto para síntese, colaborando com arquitetos, microarquitetos, líderes de DV, design físico e equipes de firmware para tape-out de um SoC líder de mercado e eficiente em energia.
Esta é uma oportunidade única de fazer parte de uma organização de engenharia de HW recém-formada e ter influência em nossos produtos e processos à medida que avançamos das fases iniciais de desenvolvimento de produto para o lançamento no mercado e produção em volume escalonada. Junte-se à nossa equipe e ajude-nos a moldar o futuro da computação na ponta e além!
Por que se juntar à Efficient?
Construa o que há de próximo. Na Efficient, você enfrentará grandes desafios com espaço para assumir responsabilidades e causar impacto. Apoiamos você com remuneração competitiva, participação acionária, um match de 401(k), benefícios pagos pela empresa, licença parental remunerada e flexibilidade — além de oportunidades para desenvolver suas habilidades e carreira à medida que escalamos.
Responsabilidades Principais
- Definição de microarquitetura (foco principal): Ser responsável pelo design e definição da microarquitetura do processador e unidade de computação, incluindo pipelines de fluxo de dados, unidades de execução e interfaces. Definir metas de desempenho, energia e área, e guiar a equipe para alcançá-las.
- Interconexões no chip e integração de sistema: Definir e impulsionar o design de redes no chip e movimentação de dados através do fabric, equilibrando desempenho, escalabilidade e restrições de implementação em colaboração com o design físico.
- Subsistema de memória e arquitetura de sistema: Definir a interface com o subsistema de memória, incluindo movimentação de dados, ordenação e comportamento de sincronização, garantindo um modelo limpo e escalável para software e futura expansão do sistema.
- Reconfiguração e modelo de execução: Liderar a arquitetura de configuração, agendamento e execução de cargas de trabalho no fabric, incluindo suporte a multi-kernel e interação com sistemas host.
- Gerenciamento de energia e design de baixo consumo: Impulsionar a arquitetura de energia em todo o design, incluindo clocking, reset, domínios de energia e estratégias de baixo consumo para atender a metas agressivas de energia e eficiência.
- Co-design HW/SW: Colaborar estreitamente com as equipes de compilador e software para definir o modelo de execução de hardware, garantindo o mapeamento eficiente de cargas de trabalho na arquitetura.
Especificações, Documentações e Revisões: Elaborar e ser responsável por documentos de especificação de uArch para blocos designados; conduzir revisões de design com stakeholders de arquitetura, compilador, DV e design físico.
- Mentoria e melhoria de processos: Mentorar engenheiros de RTL seniores e juniores; revisar RTL, sinalizar riscos de microarquitetura e impor estilo de codificação e padrões lint-clean em toda a equipe.
- Impulsionamento de Métricas PPA: Participar de loops de análise PPA: sintetizar blocos regularmente, revisar relatórios de área/tempo/energia e fazer trade-offs baseados em dados contra requisitos de desempenho e recursos.
- Colaboração com DV: Colaborar com líderes de DV para definir/revisar planos de verificação; fornecer cenários de teste direcionados para casos de canto de execução de grafo, condições de back-pressure e transições de estado de energia.
- Bring-up de Silício: Suportar o bring-up de silício: contribuir com diretrizes de scan/ATPG, revisar a inserção de DFT e fornecer assistência de depuração em nível de RTL durante a validação em laboratório.
Qualificações e Experiência Necessárias
- 8+ anos de experiência em design RTL com propriedade de tape-out de design baseado em fluxo de dados, redes no chip, subsistemas de memória ou integração de periféricos em um SoC de processador ou acelerador.
- Proficiência profunda em SystemVerilog para RTL — síntese limpa, lint limpo, ciente de tempo; capaz de projetar máquinas de estado complexas, árbitros, controladores de fluxo de tokens e lógica de datapath do zero.
- Sólido entendimento de modelos de execução paralela: arquiteturas de fluxo de dados, SIMD ou array sistólico; familiaridade com os desafios de hardware da avaliação de regra de disparo baseada em token e sincronização produtor-consumidor.
- Experiência prática com design de memória no chip: wrappers SRAM, scratchpad/TCM, banking e interfaces de registradores mapeados em memória.
- Experiência com técnicas de RTL de baixo consumo: fluxos controlados por UPF, clock gating, domínios de energia, registradores de retenção e lógica de despertar AON.
- Familiaridade com pelo menos um protocolo de barramento no chip padrão (AXI, AHB, APB, TileLink ou equivalente NoC) no nível de implementação RTL.
- Experiência em levar RTL através da síntese e fechamento de tempo; capacidade de ler e agir sobre restrições SDC, relatórios STA e resumos de QoR de síntese.
- Fortes habilidades de comunicação escrita; capaz de produzir especificações de uArch e material de revisão de design de forma independente.
- Experiência com toolchains de compilador de memória
Qualificações e Requisitos de Experiência Desejados
- Propriedade RTL anterior de um motor de fluxo de dados, unidade de processamento neural (NPU) ou arquitetura DSP de streaming com gerenciamento explícito de token produtor-consumidor.
- Experiência em colaboração com equipes de compilador ou otimização de grafos para co-projetar modelos de execução de hardware e representações de IR de grafos.
- Familiaridade com RTL de controlador NVM (MRAM, RRAM), incluindo ECC, sequenciamento de programa/apagar e casos de uso de armazenamento de peso do modelo.
- Experiência com orçamentos de energia de classe IoT (sub-10 mW ativo, sub-100 µW em standby) e as escolhas de design RTL que eles necessitam.
- Familiaridade com padrões de segurança funcional (ISO 26262, IEC 61508) aplicados à detecção de erros no fabric de execução e isolamento de domínio de energia.
- Exposição a formatos de grafo de framework de IA (ONNX, TFLite) e entendimento de como a compilação de grafo se mapeia para primitivas de execução de hardware.
- Créditos de tape-out em um SoC de edge-AI, IoT ou wearable em 12nm ou inferior.
- Experiência com verificação formal de lógica de controle de fluxo, liberdade de deadlock ou conformidade de protocolo de barramento.
Oferecemos um salário base competitivo para esta função, geralmente variando de US$ 200,000 a US$ 275,000, mais um bônus anual de 10%%, participação acionária significativa e benefícios abrangentes. A remuneração final dependerá da experiência, nível e localização, com flexibilidade para o candidato certo.
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