États-Unis
Redwood Materials
Astera Labs
Ingénieur Principal Conception Physique, STA
États-Unis
San Jose, California, United States
Python
Traduction automatique. Consultez l’original.
À propos du poste
Astera Labs (NASDAQ : ALAB) fournit une infrastructure IA à l'échelle du rack grâce à des solutions de connectivité conçues à cet effet. En collaborant avec des hyperscalers et des partenaires de l'écosystème, Astera Labs permet aux organisations de libérer tout le potentiel de l'IA moderne. La plateforme de connectivité intelligente de Astera Labs intègre les technologies à base de semi-conducteurs CXL®, Ethernet, NVLink, PCIe® et UALink™ avec la suite logicielle COSMOS de l'entreprise pour unifier divers composants en systèmes cohérents et flexibles qui offrent une connectivité évolutive et distribuée de bout en bout. L'activité de solutions de connectivité personnalisées de l'entreprise complète son portefeuille basé sur des normes, permettant aux clients de déployer des architectures sur mesure pour répondre à leurs besoins uniques en matière d'infrastructure. Découvrez-en plus sur asteralabs.com asteralabs.com/.
Aperçu
En tant qu'Ingénieur Principal Conception Physique (STA) chez Astera Labs, vous jouerez un rôle crucial dans la planification, la coordination et l'exécution du support de la conception du portefeuille de circuits intégrés de connectivité de Astera Labs utilisés par les principaux fournisseurs de services cloud, les OEM de serveurs et de réseaux mondiaux. Ce rôle exige une propriété STA de bout en bout à travers les étapes de conception, une expertise technique approfondie et une collaboration étroite avec les équipes RTL, de conception physique et de vérification pour garantir une convergence temporelle complète et robuste. Ce poste est entièrement sur site et en personne.
Responsabilités clés
- Piloter la fermeture temporelle de la conception RTL à la validation, en garantissant une temporisation robuste sur des SoC complexes.
- Développer et valider les contraintes SDC, y compris la configuration MMMC, pour permettre une analyse STA précise et efficace.
- Définir et gérer les budgets de temporisation des E/S sur les conceptions hiérarchiques.
- Appliquer des méthodologies de validation avancées aux nœuds TSMC 7nm et inférieurs, y compris les effets OCV/AOCV et PVT.
- Tirer parti des bibliothèques ETM pour l'analyse temporelle hiérarchique et la corrélation, en équilibrant le temps d'exécution et la précision.
- Fournir un retour d'information temporel exploitable aux niveaux bloc et puce complète, y compris l'analyse des causes profondes et les conseils ECO.
- Gérer des exécutions STA à grande échelle multi-corner/multi-mode avec automatisation, partitionnement et utilisation efficace des ressources.
- Générer et valider des ECO temporels, en partenariat avec les équipes de conception physique et RTL pour une fermeture rapide.
- Collaborer étroitement avec les équipes de conception, d'implémentation et de vérification pour piloter la convergence temporelle, en fournissant une expertise et des conseils au niveau de la validation.
Qualifications de base
- Licence en génie électrique ou en informatique requise ; Master préféré.
- ≥10 ans d'expérience dans l'analyse temporelle et la validation de SoC complexes dans les applications Serveur, Stockage ou Réseau.
- Expertise en contraintes temporelles, méthodologie STA et fermeture temporelle aux niveaux bloc et puce complète.
- Solide connaissance des flux de synthèse, de placement-routage, d'extraction et de vérification d'équivalence dans les nœuds avancés (7nm ou inférieurs).
- Maîtrise des chaînes d'outils de conception physique/STA de Cadence et/ou Synopsys.
- Solides compétences en scripting (Tcl, Python, Perl).
- Capacité à travailler de manière autonome avec une forte priorisation et un état d'esprit professionnel axé sur le client.
Expérience préférée
- Familiarité avec les défis temporels des SerDes haut débit ou des PHY Ethernet.
- Connaissance des méthodologies ECO, des outils DFT et de l'analyse de couverture de test.
- Expérience de travail avec des fournisseurs de propriété intellectuelle pour l'intégration RTL et de macros dures.
- Familiarité avec SystemVerilog/Verilog.
Le salaire de base est USD 209,000.00 USD – USD 250,000.00. Votre salaire de base sera déterminé en fonction de votre lieu de résidence, de votre expérience et de la rémunération des employés occupant des postes similaires.
Nous savons que la créativité et l'innovation se produisent plus souvent lorsque les équipes incluent des idées, des antécédents et des expériences diversifiés, et nous encourageons activement tous ceux qui ont une expérience pertinente à postuler, y compris les personnes de couleur, les personnes LGBTQ+ et non binaires, les vétérans, les parents et les personnes handicapées.
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